JPS5882353A - 共通メモリ制御方式 - Google Patents
共通メモリ制御方式Info
- Publication number
- JPS5882353A JPS5882353A JP18030381A JP18030381A JPS5882353A JP S5882353 A JPS5882353 A JP S5882353A JP 18030381 A JP18030381 A JP 18030381A JP 18030381 A JP18030381 A JP 18030381A JP S5882353 A JPS5882353 A JP S5882353A
- Authority
- JP
- Japan
- Prior art keywords
- common memory
- memory device
- central control
- interface
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は共通メモリ装置を備えたマルチプロセッサシス
テムにおける共通メモリ制御方式（Ｆ関する。
テムにおける共通メモリ制御方式（Ｆ関する。
従来のマルチプロセッサシステムにおいては。
第１図に示すように、中央制御装置（以下ＣＣと呼ぶ）
１−１〜１−ｎが主メモリ装置（以下ＭＭと呼ぶ）２−
１〜２−ｎと共通メモリ装置（以下ＣＭと呼ぶ）３に対
してそれぞれ２つの接続箇所を介して接続されている。
１−１〜１−ｎが主メモリ装置（以下ＭＭと呼ぶ）２−
１〜２−ｎと共通メモリ装置（以下ＣＭと呼ぶ）３に対
してそれぞれ２つの接続箇所を介して接続されている。
しかも、ＣＭ３とＣＣ１−１〜１−ｎとはバス４により
接続されている。このような接続形態によると、ＣＣ自
体が複雑になり、 ＣＭへのアクセス時伺はバスの転
送能力により制限されるし、さらにＣＣの障害がＣＭ及
び他のＣＣへも影響を与えるという不都合があった。
接続されている。このような接続形態によると、ＣＣ自
体が複雑になり、 ＣＭへのアクセス時伺はバスの転
送能力により制限されるし、さらにＣＣの障害がＣＭ及
び他のＣＣへも影響を与えるという不都合があった。
本発明の目的は、ＣＣとＭＭとの間のインタフェースに
、これと同一のインタフェースをもったＣＭアダプタ（
以下ＣＭＡＤＰと呼ぶ）を接続し。
、これと同一のインタフェースをもったＣＭアダプタ（
以下ＣＭＡＤＰと呼ぶ）を接続し。
このＣＭアダプタ全介してＣＣとＣＭｉ接続することに
よって、ＣＣの構成全簡易化し、ＣＭへのアクセス能力
を高めるとともに、ＣＣの障害を他に及ぼすことのない
共通メモリ制御方式を提供するにある。
よって、ＣＣの構成全簡易化し、ＣＭへのアクセス能力
を高めるとともに、ＣＣの障害を他に及ぼすことのない
共通メモリ制御方式を提供するにある。
本発明によれば、複数の中央制御装置と、これ等中央制
御装置にそれぞれ接続された複数の主メモリ装置と、前
記複数の中央制御装置により共通にアクセスされる共通
メモリ装置とから構成されるマルチプロセッサシステム
において。
御装置にそれぞれ接続された複数の主メモリ装置と、前
記複数の中央制御装置により共通にアクセスされる共通
メモリ装置とから構成されるマルチプロセッサシステム
において。
前記中央制御装置と前記共通メモリ装置間のタイミング
を変換する手段とデータおよびアドレス全授受するデー
タアドレス送受信手段とからなる複数の共通メモリアダ
プタを設け、これ等共通メモリアダブタケ前記複数の中
央制御装置のそれぞれに対応する中央制御装置と主メモ
リ装置間のインタフェースに、該インタフェースと同一
のインタフェースを介してそれぞれ接続し、これ等共通
メモリアダプタのそれぞれを仲介として対応する中央制
御装置から前記主メモリ装置へのアクセスと同一のタイ
ミングにより前記共通メモリ装置全アクセスするように
したことを特徴とする共通メモリ制御方式が得られる。
を変換する手段とデータおよびアドレス全授受するデー
タアドレス送受信手段とからなる複数の共通メモリアダ
プタを設け、これ等共通メモリアダブタケ前記複数の中
央制御装置のそれぞれに対応する中央制御装置と主メモ
リ装置間のインタフェースに、該インタフェースと同一
のインタフェースを介してそれぞれ接続し、これ等共通
メモリアダプタのそれぞれを仲介として対応する中央制
御装置から前記主メモリ装置へのアクセスと同一のタイ
ミングにより前記共通メモリ装置全アクセスするように
したことを特徴とする共通メモリ制御方式が得られる。
次に２本発明による共通メモリ制御方式について図面全
参照して説明する。
参照して説明する。
第２図は本発明を適用するマルチプロセッサシステムの
実施例をブロック図により示しだものである。この図に
おいて、 １１−１〜１１−ｎはＣＣ２１２−１〜１
２−ｎはＭＭ、 １３−１〜１３−ｎはＣＭＡＤＰ 、
そして１４はＣＭｉ示す。ＣＭＡＤＰ １３−１〜１３
−ｎはＣＣとＭＭのインタフェースの延長上に接続され
ている。いｔ、ＣＣからＣＭｉアクセスする場合を考え
ると、ＣＣからＭＭへアクセスするものと同じ制御信号
を出し、アドレスのみＣＭ用のものを送出する。即ち、
ＣＣから見ると、ＭＭへのアクセスにおいて、ただ容量
が増加したように見える３、この場合、ＣＣからのデー
タアクセスのための制御信号はＣＭＡＤＰで受けられ、
ここでタイミング変換が行われたのち、ＣＭへ制御信号
を出力する。
実施例をブロック図により示しだものである。この図に
おいて、 １１−１〜１１−ｎはＣＣ２１２−１〜１
２−ｎはＭＭ、 １３−１〜１３−ｎはＣＭＡＤＰ 、
そして１４はＣＭｉ示す。ＣＭＡＤＰ １３−１〜１３
−ｎはＣＣとＭＭのインタフェースの延長上に接続され
ている。いｔ、ＣＣからＣＭｉアクセスする場合を考え
ると、ＣＣからＭＭへアクセスするものと同じ制御信号
を出し、アドレスのみＣＭ用のものを送出する。即ち、
ＣＣから見ると、ＭＭへのアクセスにおいて、ただ容量
が増加したように見える３、この場合、ＣＣからのデー
タアクセスのための制御信号はＣＭＡＤＰで受けられ、
ここでタイミング変換が行われたのち、ＣＭへ制御信号
を出力する。
折り返し、 ＣＭからの応答信号はＣＭＡＤＰで受信さ
れ、逆にタイミング変換されてＣＣへ信号が送り返され
る。
れ、逆にタイミング変換されてＣＣへ信号が送り返され
る。
第３図は、第２図におけるＣＭＡＤＰ１３−１〜１３−
ｎの概略的な構成例を図示しだものである。なお。
ｎの概略的な構成例を図示しだものである。なお。
この図では、ＣＭＡＤＰとして１６−１が代表して示さ
れている。１３−１ａはタイミング変換回路を示してお
り、ここでＣＣからの制御信号はＣＭ用に変換され、逆
にＣＭからの応答信号はＣＣ用に変換される。また、
１３−１１１１デ一タ／アドレス送受信回路であり９
通常はラッチ回路を含み、タイミング変換回路１３−１
ａからの制御信号により。
れている。１３−１ａはタイミング変換回路を示してお
り、ここでＣＣからの制御信号はＣＭ用に変換され、逆
にＣＭからの応答信号はＣＣ用に変換される。また、
１３−１１１１デ一タ／アドレス送受信回路であり９
通常はラッチ回路を含み、タイミング変換回路１３−１
ａからの制御信号により。
ＣＣおよびＣＭへのデータ／アドレス送受が制御される
。また通常、ＣＭとＣＣ間は数１０ｍの距離がある為、
タイミング変換回路１３−１ａとデータ／アドレス送受
信回路１３−１ｂ［おけるＣＭとのインタフェース部に
はケーブルドライバーレアーバーが設けられる。捷た。
。また通常、ＣＭとＣＣ間は数１０ｍの距離がある為、
タイミング変換回路１３−１ａとデータ／アドレス送受
信回路１３−１ｂ［おけるＣＭとのインタフェース部に
はケーブルドライバーレアーバーが設けられる。捷た。
ＣＣとＣＭ、ｌ！：を切離す為の制御回路もタイミン
グ変換回路１３−１ａおよびデータ／アドレス送受信回
路１３−１ｂのなかに含まれている。
グ変換回路１３−１ａおよびデータ／アドレス送受信回
路１３−１ｂのなかに含まれている。
上記の実施例によれば、ＣＣとＣＭ間は直接につながら
ない為、複数個のＣＣのうち１個が故障しても、対応す
るＣＭＡＤＰで切り離すことによって他のＣＣが正常に
ＣＭｉ使うことができる。又。
ない為、複数個のＣＣのうち１個が故障しても、対応す
るＣＭＡＤＰで切り離すことによって他のＣＣが正常に
ＣＭｉ使うことができる。又。
ＣＭＡＤＰ ｔモジー−ル化しておけは、処理能力アン
プの為のＣＣの増設も単にモジュールの追加のみによっ
て対処することができ、増設作業も簡単になる。
プの為のＣＣの増設も単にモジュールの追加のみによっ
て対処することができ、増設作業も簡単になる。
れた場合にも同様に適用できることは言うまでもない。
２重化された場合には、 ＣＭＡＤＰによってＣＭの動
作モードとＣＣの動作モードとをそれぞれ独立に制御で
きるというメリットがある。
作モードとＣＣの動作モードとをそれぞれ独立に制御で
きるというメリットがある。
以上の説明により明らかなように２本発明によれば、Ｃ
ＣとＭＭとの間のインタフェースに。
ＣとＭＭとの間のインタフェースに。
これと同一のインタフェースをもったＣＭアダプタを接
続し、このＣＭアダプタを介してＣＣとＣＭを接続する
ことによって、ＣＣの構成が簡易化され、１〜かも障害
の発生が他のＣＣに影Ｖｔ及ぼすことが無いから、処理
機能ＶＣ対する信頼性が高められることは勿論、ＣＣの
増設が容易である点においてンステムの融通ゲ１゛を向
上丁べく得られる効果は犬である。
続し、このＣＭアダプタを介してＣＣとＣＭを接続する
ことによって、ＣＣの構成が簡易化され、１〜かも障害
の発生が他のＣＣに影Ｖｔ及ぼすことが無いから、処理
機能ＶＣ対する信頼性が高められることは勿論、ＣＣの
増設が容易である点においてンステムの融通ゲ１゛を向
上丁べく得られる効果は犬である。
第１図は従来のマルチプロセノザゾステムの構成例を示
すブロック図、第２図は本発明による実施例の構成を示
すブロック図、第６Ｎｄ。 第２図における共通メモリアダプタの概略的な構成例を
示すブロック図である。 図において、 １１−１〜１１−ｎは中火制御装置（
ＣＣ）、 １２−１〜１２−ｎは主メモリ装置（ＭＭ
） 。 １３−１〜ｌ３−ｎｕ共通メモリアダプタ（ＣＭＡＤＰ
） 。 １３−１ａはタイミング変換回路、 １３１ｂｉｊテ
一タ／アドレス送受信回路、１４は共通メモリ装置（Ｃ
Ｍ）である。
すブロック図、第２図は本発明による実施例の構成を示
すブロック図、第６Ｎｄ。 第２図における共通メモリアダプタの概略的な構成例を
示すブロック図である。 図において、 １１−１〜１１−ｎは中火制御装置（
ＣＣ）、 １２−１〜１２−ｎは主メモリ装置（ＭＭ
） 。 １３−１〜ｌ３−ｎｕ共通メモリアダプタ（ＣＭＡＤＰ
） 。 １３−１ａはタイミング変換回路、 １３１ｂｉｊテ
一タ／アドレス送受信回路、１４は共通メモリ装置（Ｃ
Ｍ）である。
Claims (1)
- 【特許請求の範囲】 １ 複数の中央制御装置と、これ等中央制御装置にそれ
ぞれ接続された複数の主メモリ装置と。 前記複数の中央制御装置により共通にアクセスされる共
通メモリ装置とから構成されるマルチプロセッサシステ
ムにおいて、前記中央制御装置と前記共通メモリ装置間
のタイミングを変換する手段とデータおよびアドレス全
授受するデータアドレス送受信手段とからなる複数の共
通メモリアダプタを設け、これ等共通メモリアダプタを
前記複数の中央制御装置のそれぞれに対応する中央制御
装置と主メモリ装置間のインタフェースに、該インタフ
ェースと同一のインタフェースを介してそれぞれ接続し
、これ等共通メモリアダプタのそれぞれを仲介として対
応する中央制御装置から前記主メモリ装置へのアクセス
と同一のタイミングにより前記共通メモリ装置をアクセ
スするようにしたことを特徴とする共通メモリ制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18030381A JPS5882353A (ja) | 1981-11-12 | 1981-11-12 | 共通メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18030381A JPS5882353A (ja) | 1981-11-12 | 1981-11-12 | 共通メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5882353A true JPS5882353A (ja) | 1983-05-17 |
Family
ID=16080841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18030381A Pending JPS5882353A (ja) | 1981-11-12 | 1981-11-12 | 共通メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5882353A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60230258A (ja) * | 1984-04-27 | 1985-11-15 | Panafacom Ltd | マルチプロセツサのメモリ制御方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384526A (en) * | 1976-12-29 | 1978-07-26 | Mitsubishi Electric Corp | Memory unit |
-
1981
- 1981-11-12 JP JP18030381A patent/JPS5882353A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384526A (en) * | 1976-12-29 | 1978-07-26 | Mitsubishi Electric Corp | Memory unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60230258A (ja) * | 1984-04-27 | 1985-11-15 | Panafacom Ltd | マルチプロセツサのメモリ制御方式 |
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