JPH04124936A - Ａｔｍ交換通話路の導通試験方式 - Google Patents
Ａｔｍ交換通話路の導通試験方式Info
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- JPH04124936A JPH04124936A JP2243841A JP24384190A JPH04124936A JP H04124936 A JPH04124936 A JP H04124936A JP 2243841 A JP2243841 A JP 2243841A JP 24384190 A JP24384190 A JP 24384190A JP H04124936 A JPH04124936 A JP H04124936A
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- test cell
- cell
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＡＴＭ交換通話路の導通試験方式に関し、ＡＴＭ交換通
話路内のパスの導通試験を簡単に行うことを目的とし、 複数の入ハイウェイと複数の出ハイウェイの間で交換を
行うＡＴＭ通話路、人ハイウェイの一つに接続されてお
り、試験用ＶＣＩを含む試験セルを発生する試験セル発
生手段、出ハイウェイの一つに接続されており、試験セ
ルを受信する試験セル受信手段、出ハイウェイの各々と
対になった入ハイウェイに該出ハイウェイからの試験セ
ルのみを折り返す試験セル折り返し手段、およびＡＴＭ
通話路内で試験セルのための通話路を形成するための試
験パス設定手段を具備し、試験セル発生手段で発生させ
た試験セルを試験セル折り返し手段により折り返して、
ＡＴＭ通話路内の試験対象ルートに導き、試験セル受信
手段で到着セル内の試験用ＶＣＩを検出することにより
ＡＴＭ通話路内の試験対象ルートの導通を確認するよう
に構成する。
話路内のパスの導通試験を簡単に行うことを目的とし、 複数の入ハイウェイと複数の出ハイウェイの間で交換を
行うＡＴＭ通話路、人ハイウェイの一つに接続されてお
り、試験用ＶＣＩを含む試験セルを発生する試験セル発
生手段、出ハイウェイの一つに接続されており、試験セ
ルを受信する試験セル受信手段、出ハイウェイの各々と
対になった入ハイウェイに該出ハイウェイからの試験セ
ルのみを折り返す試験セル折り返し手段、およびＡＴＭ
通話路内で試験セルのための通話路を形成するための試
験パス設定手段を具備し、試験セル発生手段で発生させ
た試験セルを試験セル折り返し手段により折り返して、
ＡＴＭ通話路内の試験対象ルートに導き、試験セル受信
手段で到着セル内の試験用ＶＣＩを検出することにより
ＡＴＭ通話路内の試験対象ルートの導通を確認するよう
に構成する。
本発明はＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎ
ｓｆｅｒ Ｍｏｄｅ）交換通話路の導通試験方式に関し
、特にＡＴＭ交換機における保守機能として、通話路の
正常動作の確認と、呼設定時のパス接続における導通確
認と割り当て帯域の保証に関する。
ｓｆｅｒ Ｍｏｄｅ）交換通話路の導通試験方式に関し
、特にＡＴＭ交換機における保守機能として、通話路の
正常動作の確認と、呼設定時のパス接続における導通確
認と割り当て帯域の保証に関する。
一般の回線交換で通話路の導通を確認するためには、大
ハイウェイにおいて被試験タイムスロットに信号を送り
、その信号を出ハイウェイで確認すればよいが、ＡＴＭ
交換で通話路の導通を確認するためには、各セルは非同
期に通話路に入力されるので、セルの送出順序、負荷の
増大によるセルの廃棄欠落の判定のためセルの内容を確
認する必要がある。したがって、ＡＴＭ交換通話路の導
通試験のだめの試験装置は複雑になる。
ハイウェイにおいて被試験タイムスロットに信号を送り
、その信号を出ハイウェイで確認すればよいが、ＡＴＭ
交換で通話路の導通を確認するためには、各セルは非同
期に通話路に入力されるので、セルの送出順序、負荷の
増大によるセルの廃棄欠落の判定のためセルの内容を確
認する必要がある。したがって、ＡＴＭ交換通話路の導
通試験のだめの試験装置は複雑になる。
第８図は従来のＡＴＭ交換通話路における導通試験を行
うための構成例を示す図である。同図において、簡単の
ために人ハイウェイを４本、出ハイウェイも４本の通話
路を示す。従来は、第８図に示すように、ＡＴＭ交換通
話路８００の導通試験を行うために、入ハイウェイ８０
１〜８０４の各々に試験セル発生手段８０５〜８０８を
接続し、出ハイウェイ８０９〜８１２の各々に試験セル
受信手段８１３〜８１６を接続していた。
うための構成例を示す図である。同図において、簡単の
ために人ハイウェイを４本、出ハイウェイも４本の通話
路を示す。従来は、第８図に示すように、ＡＴＭ交換通
話路８００の導通試験を行うために、入ハイウェイ８０
１〜８０４の各々に試験セル発生手段８０５〜８０８を
接続し、出ハイウェイ８０９〜８１２の各々に試験セル
受信手段８１３〜８１６を接続していた。
上記従来方式では、試験セル発生手段および試験セル受
信手段の数が多くてハード量が膨大であり、装置価格が
高いという問題がある。
信手段の数が多くてハード量が膨大であり、装置価格が
高いという問題がある。
本発明の目的はＡＴＭ交換通話路において、／Ｓ−ドウ
エア量の少ない導通試験方式を提供することにある。
エア量の少ない導通試験方式を提供することにある。
第１図は本発明の原理ブロック図である。同図において
、１は複数の人ハイウェイ、２は複数の出ハイウェイ、
３は入ハイウェイ１と出ハイウエイ２０間で交換を行う
ＡＴＭ通話路である。本発明により試験用Ｖ ＣＩ （
Ｖｅｒｔｕａｌ Ｃｈａｎｎｅｌ Ｉｄｅｎｔｉｆｉｅ
ｒ）を含む試験セルを発生する試験セル発生手段４が複
数の入ハイウェイ１のなかの一つにのみ接続されており
、試験セルを受信する試験セル受信手段５が複数の出ハ
イウェイ２のなかの一つにのみ接続されている。また、
出ハイウェイ２の各々と対になった入ハイウェイに出ハ
イウェイ２からの試験セルを折り返す試験セル折り返し
手段６が設けられている。さらに、ＡＴＭ通話路３内で
試験セルのための通話路を形成するための試験パス設定
手段７がＡＴＭ通話路３に接続されている。
、１は複数の人ハイウェイ、２は複数の出ハイウェイ、
３は入ハイウェイ１と出ハイウエイ２０間で交換を行う
ＡＴＭ通話路である。本発明により試験用Ｖ ＣＩ （
Ｖｅｒｔｕａｌ Ｃｈａｎｎｅｌ Ｉｄｅｎｔｉｆｉｅ
ｒ）を含む試験セルを発生する試験セル発生手段４が複
数の入ハイウェイ１のなかの一つにのみ接続されており
、試験セルを受信する試験セル受信手段５が複数の出ハ
イウェイ２のなかの一つにのみ接続されている。また、
出ハイウェイ２の各々と対になった入ハイウェイに出ハ
イウェイ２からの試験セルを折り返す試験セル折り返し
手段６が設けられている。さらに、ＡＴＭ通話路３内で
試験セルのための通話路を形成するための試験パス設定
手段７がＡＴＭ通話路３に接続されている。
試験セル発生手段４で発生された試験セルは、ＡＴＭ交
換通話路３を介して折り返し手段６により折り返されて
、ＡＴＭ通話路３内の試験対象ルートに導かれ、試験セ
ル受信手段５で到着セル内の試験用ＶＣＩを検出するこ
とによりＡＴＭ通話路３内の試験対象ルートの導通が確
認される。
換通話路３を介して折り返し手段６により折り返されて
、ＡＴＭ通話路３内の試験対象ルートに導かれ、試験セ
ル受信手段５で到着セル内の試験用ＶＣＩを検出するこ
とによりＡＴＭ通話路３内の試験対象ルートの導通が確
認される。
試験セル発生手段５は、試験セルの発生頻度を制御する
手段を具備し、パスの帯域割り当て要求分のセルを発生
させ該当パスがサービス品質を満足するのを確認したう
えで呼接続を行うことが好ましい。
手段を具備し、パスの帯域割り当て要求分のセルを発生
させ該当パスがサービス品質を満足するのを確認したう
えで呼接続を行うことが好ましい。
試験セル発生手段４で発生された試験セルは、ＡＴＭ交
換通話路３の導通路が正常であるかぎり、ＡＴＭ交換通
話路４を介して出ハイウェイの一つに出力され、この出
力された試験セルは、試験対象ルートに対応する折り返
し手段６により折り返されて再びＡＴＭ交換通話路３に
人力され、試験対象ルートを通過して出ハイウェイの一
つにａカされる。ついで、この出力された試験セルは試
験セル受信手段５に対応する折り返し手段６により再び
折り返されて、試験セル受信手段５に受信される。もし
、試験対象ルートに障害があると、試験セル受信手段５
には試験セルが受信されないので、そのルートに障害が
あることがわかる。
換通話路３の導通路が正常であるかぎり、ＡＴＭ交換通
話路４を介して出ハイウェイの一つに出力され、この出
力された試験セルは、試験対象ルートに対応する折り返
し手段６により折り返されて再びＡＴＭ交換通話路３に
人力され、試験対象ルートを通過して出ハイウェイの一
つにａカされる。ついで、この出力された試験セルは試
験セル受信手段５に対応する折り返し手段６により再び
折り返されて、試験セル受信手段５に受信される。もし
、試験対象ルートに障害があると、試験セル受信手段５
には試験セルが受信されないので、そのルートに障害が
あることがわかる。
従来は各人出ハイウェイに設けていた試験セルの発生手
段、およびその受信手段をそれぞれ人出ハイウェイの特
定の一つにのみ置いたので、ノ＼−ド量は大幅に削減さ
れる。
段、およびその受信手段をそれぞれ人出ハイウェイの特
定の一つにのみ置いたので、ノ＼−ド量は大幅に削減さ
れる。
第２図は本発明の実施例によるＡＴＭ交換通話路の構成
を示すブロック図である。同図において、２０１はＡＴ
Ｍ交換通話路であり、４本の人ノｚ４ウェイ２０２〜２
０５のいずれかからのからのセルを出ハイウェイ２０６
〜２０９のいずれかに出力する交換動作をする。このた
めに、各々がＴＡＧ判定部とセル蓄積バッファを備えた
セルスイッチ２１０〜２２５がマトリックス状に配置さ
れている。セルスイッチ２１０〜２１３の入力と入ハイ
ウェイ２０２の間にＶＣＩ（Ｖｅｒｔｕａｌ Ｃｅ１ｌ
Ｉｄｅｎｔｉｆｉｅｒ）を出ハイウェイを示すＴＡＧ
に変換する変換回路（ＶＣＣ）２２６が接続されている
。同様に、セルスイッチ２１４〜２１７の人力と大ハイ
ウェイ２０３の間に変換回路（ＶＣＣ）２２７が接続さ
れており、セルスイッチ２１８〜２２１０入力と人ハイ
ウェイ２０４の間に変換回路（ＶＣＣ） ２２８が接続
されており、セルスイッチ２２２〜２２４の入力と入ハ
イウェイ２０５の間に変換回路（ＶＣＣ） ２２９が接
゛続されている。セルスイッチ２１０．２１４．２１８
．２２２の出力は出ハイウェイ２０６に接続されており
、セルスイッチ２１１．２１５．２１９．２２３の出力
は出ハイウェイ２０７ に接続されており、セルスイッ
チ２１２．２１６．２２０．２２４の出力は出ハイウェ
イ２０８に接続されており、セルスイッチ２１３．２１
？ 、２２１．２２５の出力は出ハイウェイ２０９に接
続されている。
を示すブロック図である。同図において、２０１はＡＴ
Ｍ交換通話路であり、４本の人ノｚ４ウェイ２０２〜２
０５のいずれかからのからのセルを出ハイウェイ２０６
〜２０９のいずれかに出力する交換動作をする。このた
めに、各々がＴＡＧ判定部とセル蓄積バッファを備えた
セルスイッチ２１０〜２２５がマトリックス状に配置さ
れている。セルスイッチ２１０〜２１３の入力と入ハイ
ウェイ２０２の間にＶＣＩ（Ｖｅｒｔｕａｌ Ｃｅ１ｌ
Ｉｄｅｎｔｉｆｉｅｒ）を出ハイウェイを示すＴＡＧ
に変換する変換回路（ＶＣＣ）２２６が接続されている
。同様に、セルスイッチ２１４〜２１７の人力と大ハイ
ウェイ２０３の間に変換回路（ＶＣＣ）２２７が接続さ
れており、セルスイッチ２１８〜２２１０入力と人ハイ
ウェイ２０４の間に変換回路（ＶＣＣ） ２２８が接続
されており、セルスイッチ２２２〜２２４の入力と入ハ
イウェイ２０５の間に変換回路（ＶＣＣ） ２２９が接
゛続されている。セルスイッチ２１０．２１４．２１８
．２２２の出力は出ハイウェイ２０６に接続されており
、セルスイッチ２１１．２１５．２１９．２２３の出力
は出ハイウェイ２０７ に接続されており、セルスイッ
チ２１２．２１６．２２０．２２４の出力は出ハイウェ
イ２０８に接続されており、セルスイッチ２１３．２１
？ 、２２１．２２５の出力は出ハイウェイ２０９に接
続されている。
本発明の実施例により、４本の入ハイウェイのうちの３
本の入ハイウェイ２０２．２０３．２０４にはそれぞれ
折り返し回路２３０．２３１．２３２が接続されており
、残りの１本の人ハイウェイ２０５には試験セル発生回
路（Ｇ）２３３が接続されている。折り返し回路２３０
〜２３２はそれぞれ、出ハイウェイ２０６〜２０８から
出力されるセル■、■、■を受けると、これを変換回路
（ＶＣＣ） ２２６〜２２８に折り返す機能を有する。
本の入ハイウェイ２０２．２０３．２０４にはそれぞれ
折り返し回路２３０．２３１．２３２が接続されており
、残りの１本の人ハイウェイ２０５には試験セル発生回
路（Ｇ）２３３が接続されている。折り返し回路２３０
〜２３２はそれぞれ、出ハイウェイ２０６〜２０８から
出力されるセル■、■、■を受けると、これを変換回路
（ＶＣＣ） ２２６〜２２８に折り返す機能を有する。
１本の出ハイウェイ２０９は試験セル受信回路２３４．
に接続されている。
に接続されている。
本実施例では、試験セル発生回路（Ｇ）２３４から出力
されるセルの識別符号ＶＣＩ は′５”であるとする。
されるセルの識別符号ＶＣＩ は′５”であるとする。
第３図は折り返し回路２３０〜２３２の１つの構成を示
す回路図である。図示の如く、折り返し回路は通話路か
らのセルを蓄える待ち合わせバッファ３３１ と、対応
する出ハイウェイからの信号セル中のセル識別符号ＶＣ
Ｉを判別する判定回路３３２と、判定回路３３２が試験
セルのＶＣＩ である′５″を判別すると、待ち合わせ
バッファ３３１から出力に代えてその試験セルを選択出
力する選択回路３３３ とからなっている。
す回路図である。図示の如く、折り返し回路は通話路か
らのセルを蓄える待ち合わせバッファ３３１ と、対応
する出ハイウェイからの信号セル中のセル識別符号ＶＣ
Ｉを判別する判定回路３３２と、判定回路３３２が試験
セルのＶＣＩ である′５″を判別すると、待ち合わせ
バッファ３３１から出力に代えてその試験セルを選択出
力する選択回路３３３ とからなっている。
第４図は変換回路（ＶＣＣ）２２６〜２２９ ＋、：−
オケルＶＣＩからＴＡＧへの変換テーブルを示す。図示
のように、試験セルのＶＣＩである５″が入力されると
、この実施例においては、ＶＣＣ２２６ではこれをＴＡ
Ｇ ”１’″に変換し、ＶＣＣ２２７テハ、：レヲＴＡ
Ｇ ”３” ｉ：変換し、ＶＣＣ２２８テＩｔ 、：れ
をＴＡＧ ”４” ｌ：変換し、ＶＣＣ２２８テはこれ
をＴＡＧ ”２”に変換する。
オケルＶＣＩからＴＡＧへの変換テーブルを示す。図示
のように、試験セルのＶＣＩである５″が入力されると
、この実施例においては、ＶＣＣ２２６ではこれをＴＡ
Ｇ ”１’″に変換し、ＶＣＣ２２７テハ、：レヲＴＡ
Ｇ ”３” ｉ：変換し、ＶＣＣ２２８テＩｔ 、：れ
をＴＡＧ ”４” ｌ：変換し、ＶＣＣ２２８テはこれ
をＴＡＧ ”２”に変換する。
以下、第２図の回路による導通試験の動作を第５図〜第
７図によって説明する。尚、以下の説明では、大ハイウ
ェイ２０２〜２０５をそれぞれ１．２．３．４で表し、
出ハイウェイ２０６〜２０９ もそれぞれ１．２．３．
４で表す。
７図によって説明する。尚、以下の説明では、大ハイウ
ェイ２０２〜２０５をそれぞれ１．２．３．４で表し、
出ハイウェイ２０６〜２０９ もそれぞれ１．２．３．
４で表す。
（１）通話路の正常性確認
例えば第５図に示すように、入ハイウェイ２と出ハイウ
ェイ３の間のパス２−３の試験を行う場合を考える。本
実施例では、試験セル発生回路（Ｇ）２３３は入ハイウ
ェイ４に接続されており、試験セル受信回路２３４は出
ハイウェイ４に接続されているので、パス２−３の試験
を行うためには、パス４−２と、２−３．３−４を設定
すればよい。このためには、第４図に示したように変換
回路のテ−プルの内容を定めておけばよい。
ェイ３の間のパス２−３の試験を行う場合を考える。本
実施例では、試験セル発生回路（Ｇ）２３３は入ハイウ
ェイ４に接続されており、試験セル受信回路２３４は出
ハイウェイ４に接続されているので、パス２−３の試験
を行うためには、パス４−２と、２−３．３−４を設定
すればよい。このためには、第４図に示したように変換
回路のテ−プルの内容を定めておけばよい。
試験セル発生回路（Ｇ）２３３から出力された試験セル
中のＶＣＩ は′″５”であり、これを受けたＶＣＣ２
２９ではＶＣＩのパ５″′に対応するＴＡＧは第４図の
テーブルかられかるように“２”なので、大ハイウェイ
４から出たセルは出ハイウェイ２に出力される。
中のＶＣＩ は′″５”であり、これを受けたＶＣＣ２
２９ではＶＣＩのパ５″′に対応するＴＡＧは第４図の
テーブルかられかるように“２”なので、大ハイウェイ
４から出たセルは出ハイウェイ２に出力される。
これが、対応する入ハイウェイ２に接続されている折り
返し回路２３１ に入力されると、折り返されて入ハイ
ウェイ２を介してｖｃｃ ２２７に入力される。ＶＣＣ
２２７では、第４図のテーブルからｖＣＩの１１５１１
はＴＡＧ“３”に変換され、したがって、試験セルは非
試験パスに沿って、入ハイウェイ２から入力されて出ハ
イウェイ３に出力される。
返し回路２３１ に入力されると、折り返されて入ハイ
ウェイ２を介してｖｃｃ ２２７に入力される。ＶＣＣ
２２７では、第４図のテーブルからｖＣＩの１１５１１
はＴＡＧ“３”に変換され、したがって、試験セルは非
試験パスに沿って、入ハイウェイ２から入力されて出ハ
イウェイ３に出力される。
出ハイウェイ３からの試験セルは対応する入ハイウェイ
３に接続されている折り返し回路２３２で折り返され、
入ハイウェイ３を介してＶＣＣ２２８に入力される。Ｖ
ＣＣ２２８では、第４図のテーブルからＶＣＩ の５”
はＴＡＧ“４”に変換され、したがって、試験セルは入
ハイウェイ３から入力されて出ハイウェイ４に出力され
、試験セル受信回路（Ｃ）２３４に受信される。試験セ
ル受信回路（Ｃ）２３４において、試験セルが正しく、
欠落無く受信できれば導通試験は完了である。但し、＾
ＴＭ交換なので、確率的には、セル廃棄がありえるが許
容範囲内のセル廃棄なら正常と判定する。第２図および
第６図の点線は上記の試験セルの通過経路を示す。
３に接続されている折り返し回路２３２で折り返され、
入ハイウェイ３を介してＶＣＣ２２８に入力される。Ｖ
ＣＣ２２８では、第４図のテーブルからＶＣＩ の５”
はＴＡＧ“４”に変換され、したがって、試験セルは入
ハイウェイ３から入力されて出ハイウェイ４に出力され
、試験セル受信回路（Ｃ）２３４に受信される。試験セ
ル受信回路（Ｃ）２３４において、試験セルが正しく、
欠落無く受信できれば導通試験は完了である。但し、＾
ＴＭ交換なので、確率的には、セル廃棄がありえるが許
容範囲内のセル廃棄なら正常と判定する。第２図および
第６図の点線は上記の試験セルの通過経路を示す。
この試験で、異常を検出すればその場所を特定する必要
がある。このために、通話路内での二重障害は無いと仮
定する。つまり２クロスポイント以上で同時に異常障害
をおこさないと仮定する。
がある。このために、通話路内での二重障害は無いと仮
定する。つまり２クロスポイント以上で同時に異常障害
をおこさないと仮定する。
そして、第７図（ａ）に示すようにパス４−２と２−４
で試験を行い、さらに第７図ら）に示すようにパス４−
３と３−４で導通試験を行えばよい。この導通試験で障
害が検出されなければ、第５図に示した最初の導通試験
の対象であったパス２−３に障害があったことがわかる
。
で試験を行い、さらに第７図ら）に示すようにパス４−
３と３−４で導通試験を行えばよい。この導通試験で障
害が検出されなければ、第５図に示した最初の導通試験
の対象であったパス２−３に障害があったことがわかる
。
通常この処理は、装置の正常性確認が目的であり試験セ
ルの送出頻度は試験セル以外の通話路からのセルの交換
動作を妨げない程度に低く抑え、周期的に全てのパスを
試験する。
ルの送出頻度は試験セル以外の通話路からのセルの交換
動作を妨げない程度に低く抑え、周期的に全てのパスを
試験する。
（２）帯域の保証
本発明の他の実施例により、試験セル発生回路（Ｇ）２
３３は付加機能としてセルの発生頻度を制御する機能を
持つ。そして、呼設定時に、試験セル発生回路（Ｇ）２
３３からその呼の帯域割り当て相当の頻度で、試験セル
を上述の導通試験同様のパスをはって、流してみる。こ
のとき、試験セル受信回路（Ｃ）２３４で要求された品
質を満足しておれば、パス設定する。
３３は付加機能としてセルの発生頻度を制御する機能を
持つ。そして、呼設定時に、試験セル発生回路（Ｇ）２
３３からその呼の帯域割り当て相当の頻度で、試験セル
を上述の導通試験同様のパスをはって、流してみる。こ
のとき、試験セル受信回路（Ｃ）２３４で要求された品
質を満足しておれば、パス設定する。
以上説明したように、本発明によれば、出ハイウェイか
らの出力の試験セルをそれと対になった大ハイウェイに
ふいてＡＴＭ交換通話路に折り返す手段を設け、特定の
人ハイウェイに接続した試験セルの発生回路と特定の出
ハイウェイに接続した試験装置の受信装置の間を、折り
返し回路を経由することによって、入出力ハイウェイ間
で採り得る全ての組合せのパスを設定でき、そこに試験
用の信号セルを通して通話路の正常動作を確認すること
ができる。
らの出力の試験セルをそれと対になった大ハイウェイに
ふいてＡＴＭ交換通話路に折り返す手段を設け、特定の
人ハイウェイに接続した試験セルの発生回路と特定の出
ハイウェイに接続した試験装置の受信装置の間を、折り
返し回路を経由することによって、入出力ハイウェイ間
で採り得る全ての組合せのパスを設定でき、そこに試験
用の信号セルを通して通話路の正常動作を確認すること
ができる。
試験セル発生回路は単一の入ハイウェイにのみ接続され
、試験せる受信回路も単一の出ハイウェイに接続されて
おればよいので、ハードウェアの量は従来に比べて大幅
に削減される。
、試験せる受信回路も単一の出ハイウェイに接続されて
おればよいので、ハードウェアの量は従来に比べて大幅
に削減される。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例によるＡＴＭ交換通話路の構成
を示すブロック図、 第３図は第２図に示した折り返し回路の１つの構成を示
すブロック図、 第４図は第２図に示した変換回路（ＶＣＣ＞内の変換テ
ーブルの内容を示す図、 第５図は本発明の実施例による被試験パスを説明する図
、 第６図は本発明の実施例による被試験パスの導通試験を
説明する図、 第７図は本発明の実施例による障害点の特定を説明する
図、 第８図は従来の構成を示すブロック図である。 図において、 １は入ハイウェイ、 ２は出ハイウェイ、 ３はＡＴＭ通話路、 ４は試験セル発生手段、 ５は試験セル受信手段、 ６は折り返し手段、 ７はパス設定手段である。
を示すブロック図、 第３図は第２図に示した折り返し回路の１つの構成を示
すブロック図、 第４図は第２図に示した変換回路（ＶＣＣ＞内の変換テ
ーブルの内容を示す図、 第５図は本発明の実施例による被試験パスを説明する図
、 第６図は本発明の実施例による被試験パスの導通試験を
説明する図、 第７図は本発明の実施例による障害点の特定を説明する
図、 第８図は従来の構成を示すブロック図である。 図において、 １は入ハイウェイ、 ２は出ハイウェイ、 ３はＡＴＭ通話路、 ４は試験セル発生手段、 ５は試験セル受信手段、 ６は折り返し手段、 ７はパス設定手段である。
Claims (1)
- 【特許請求の範囲】 １、複数の入ハイウェイ（１）と複数の出ハイウェイ（
２）の間で交換を行うＡＴＭ通話路（３）、該入ハイウ
ェイ（１）の一つに接続されており、試験用ＶＣＩを含
む試験セルを発生する試験セル発生手段（４）、 該出ハイウェイ（２）の一つに接続されており、該試験
セルを受信する試験セル受信手段（５）、該出ハイウェ
イ（２）の各々と対になった入ハイウェイに該出ハイウ
ェイからの試験セルのみを折り返す試験セル折り返し手
段（６）、および 該ＡＴＭ通話路（３）内で該試験セルのための通話路を
形成するための試験パス設定手段（７）を具備し、該試
験セル発生手段（４）で発生させた試験セルを該試験セ
ル折り返し手段（６）により折り返して、該ＡＴＭ通話
路（３）内の試験対象ルートに導き、該試験セル受信手
段（５）で到着セル内の試験用ＶＣＩを検出することに
より該ＡＴＭ通話路（３）内の該試験対象ルートの導通
を確認することを特徴とするＡＴＭ交換通話路の導通試
験方式。 ２、請求項の１に記載の導通試験方式において、該試験
セル発生手段（５）は、試験セルの発生頻度を制御する
手段を具備し、パスの帯域割り当て要求分のセルを発生
させ該当パスがサービス品質を満足するのを確認したう
えで呼接続を行うことを特徴とする、回線設定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243841A JPH04124936A (ja) | 1990-09-17 | 1990-09-17 | Ａｔｍ交換通話路の導通試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243841A JPH04124936A (ja) | 1990-09-17 | 1990-09-17 | Ａｔｍ交換通話路の導通試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04124936A true JPH04124936A (ja) | 1992-04-24 |
Family
ID=17109746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2243841A Pending JPH04124936A (ja) | 1990-09-17 | 1990-09-17 | Ａｔｍ交換通話路の導通試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04124936A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06268668A (ja) * | 1993-03-10 | 1994-09-22 | Nippon Telegr & Teleph Corp <Ntt> | 通話路導通試験装置 |
-
1990
- 1990-09-17 JP JP2243841A patent/JPH04124936A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06268668A (ja) * | 1993-03-10 | 1994-09-22 | Nippon Telegr & Teleph Corp <Ntt> | 通話路導通試験装置 |
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