JPH04125936A - 薄膜トランジスタの作成方法 - Google Patents
薄膜トランジスタの作成方法Info
- Publication number
- JPH04125936A JPH04125936A JP24847190A JP24847190A JPH04125936A JP H04125936 A JPH04125936 A JP H04125936A JP 24847190 A JP24847190 A JP 24847190A JP 24847190 A JP24847190 A JP 24847190A JP H04125936 A JPH04125936 A JP H04125936A
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- JP
- Japan
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- gate electrode
- source
- electrode
- drain
- gate
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、例えば液晶空間光度ｗＩ４器に用いられる
薄膜トランジスタの作成方法に関するものである。
薄膜トランジスタの作成方法に関するものである。
［従来の技術］
第４図は例えば特開昭６１−１７４６７３号公報に示さ
れた従来の逆スタガー型薄膜トランジスタの断面図であ
る。図に於て、 （１１は透明絶縁基板、 （２）はゲ
ート電極、 （３）は半導体層、（４）はゲート絶縁膜
、 （５）はソース電極、 （６）はドレイン電極であ
る。
れた従来の逆スタガー型薄膜トランジスタの断面図であ
る。図に於て、 （１１は透明絶縁基板、 （２）はゲ
ート電極、 （３）は半導体層、（４）はゲート絶縁膜
、 （５）はソース電極、 （６）はドレイン電極であ
る。
次に動作について説明する。ゲート電極（２）に電圧が
印加されると半導体層（３）にキャリアーが誘起され薄
膜トランジスタはＯＮ状態となる。
印加されると半導体層（３）にキャリアーが誘起され薄
膜トランジスタはＯＮ状態となる。
ゲート電極（２）に電圧が印加されていないときはＯＦ
Ｆ状態である。
Ｆ状態である。
［発明が解決しようとする課題コ
従来の逆スタガー型薄膜トランジスタは以上のように構
成されており、ソース電極（５）またはドレイン電極（
６）とゲート電極（２）との間に重なり合う部分がある
ためゲート電極（２）とソース電極（５）間の容量（以
下ゲート・ソース容量と呼ぶ）やゲート電極（２）とド
レイン電極（６）間の容量（以下ゲート・ドレイン容量
と呼ぶ）が大きくなってしまう欠点があった。このため
、■ゲート信号が立ち下がる時にゲート・ドレイン容量
による放電が生じドレイン電圧が低下する、■ゲート・
ソース容量やゲート・ドレイン容量とゲート抵抗により
ゲート信号の立ち上がりが遅くなる等の問題点があった
。
成されており、ソース電極（５）またはドレイン電極（
６）とゲート電極（２）との間に重なり合う部分がある
ためゲート電極（２）とソース電極（５）間の容量（以
下ゲート・ソース容量と呼ぶ）やゲート電極（２）とド
レイン電極（６）間の容量（以下ゲート・ドレイン容量
と呼ぶ）が大きくなってしまう欠点があった。このため
、■ゲート信号が立ち下がる時にゲート・ドレイン容量
による放電が生じドレイン電圧が低下する、■ゲート・
ソース容量やゲート・ドレイン容量とゲート抵抗により
ゲート信号の立ち上がりが遅くなる等の問題点があった
。
二の発明は上記のような問題点を解消するために成され
たもので、ソース電極やドレイン電極とゲーＩ・電極と
の重なり部分をなくすことを目的とする。
たもので、ソース電極やドレイン電極とゲーＩ・電極と
の重なり部分をなくすことを目的とする。
［課題を解決するための手段］
この発明に係る薄膜トランジスタの作成方法は、基板側
よりゲート電極をマスクとして光を入射し、半導体膜の
温度を上昇せしめで不純物の拡散を行い、ソース領域及
びドレイン領域を形成するものである。
よりゲート電極をマスクとして光を入射し、半導体膜の
温度を上昇せしめで不純物の拡散を行い、ソース領域及
びドレイン領域を形成するものである。
［作用コ
この発明における薄膜トランジスタの作成方法では、ゲ
ート電極をマスクとして不純物の拡散を行い、ソース領
域及びドレイン領域を形成するのでゲート電極とソース
電極及びドレイン電極の重なり部分をなくすことができ
る。
ート電極をマスクとして不純物の拡散を行い、ソース領
域及びドレイン領域を形成するのでゲート電極とソース
電極及びドレイン電極の重なり部分をなくすことができ
る。
［実施例］
以下、この発明の一実施例を図について説明する。第１
図（ａ）（ｂ）（ｃ）はそれぞれこの発明の一実施例に
よる薄膜トランジスタの作成方法の工程を示す断面図で
ある。この図に於て、 （１）は透明絶縁基板である。
図（ａ）（ｂ）（ｃ）はそれぞれこの発明の一実施例に
よる薄膜トランジスタの作成方法の工程を示す断面図で
ある。この図に於て、 （１）は透明絶縁基板である。
（２）はゲート電極であり、一般にＣｒ等の高融点金
属が用いられる。 （３）は半導体層で、一般に非晶質
シリコン、多結晶シリコン等が用いられる。 （４）は
ケート絶縁膜である。 （７）は不純物含有層でＰＳＧ
等を用いればよい。
属が用いられる。 （３）は半導体層で、一般に非晶質
シリコン、多結晶シリコン等が用いられる。 （４）は
ケート絶縁膜である。 （７）は不純物含有層でＰＳＧ
等を用いればよい。
次に作成方法について説明する。まず、第１図（ａ）に
示すようにゲート電極（２）上にゲート絶縁膜（４）、
半導体層（３）を形成した後、不純物含有層（７）を形
成する。次に、第１図（ｂ）に示すように、この基板（
１）に基板側よりエキシマレーザ−光（１１）を入射す
ると、ゲート電極（２）をマスクとしたエキシマレーザ
−光（１１）が半導体１１ｍ１ （３）に入射し吸収さ
れ温度上昇を引き起こす。この温度上昇により不純物含
有層（７）内の不純物が半導体膜（３）に拡散し、ソー
ス、 ドレイン領域が形成される。温度上昇が生じてい
るのはゲート電極（２）をマスクとしてエキシマレーザ
ー光（１１）が当たっている部分であり、これらの部分
はゲート電極（２）と全く重ならない。このためゲート
電極（２）とソース電極（５）及びドレイン電極（６）
の重なり部分をなくすことができる。この後、第１図（
Ｃ）に示すように、ソース、 ドレイン領域上にソース
、 ドレイン電極（５）（６）を形成すればよい。
示すようにゲート電極（２）上にゲート絶縁膜（４）、
半導体層（３）を形成した後、不純物含有層（７）を形
成する。次に、第１図（ｂ）に示すように、この基板（
１）に基板側よりエキシマレーザ−光（１１）を入射す
ると、ゲート電極（２）をマスクとしたエキシマレーザ
−光（１１）が半導体１１ｍ１ （３）に入射し吸収さ
れ温度上昇を引き起こす。この温度上昇により不純物含
有層（７）内の不純物が半導体膜（３）に拡散し、ソー
ス、 ドレイン領域が形成される。温度上昇が生じてい
るのはゲート電極（２）をマスクとしてエキシマレーザ
ー光（１１）が当たっている部分であり、これらの部分
はゲート電極（２）と全く重ならない。このためゲート
電極（２）とソース電極（５）及びドレイン電極（６）
の重なり部分をなくすことができる。この後、第１図（
Ｃ）に示すように、ソース、 ドレイン領域上にソース
、 ドレイン電極（５）（６）を形成すればよい。
尚、上記実施例では光源としてエキシマレーザ−を用い
たが、半導体層（３）に吸収がある波長領域内であれば
他のレーザー（例えばＡｒレーザＸｅレーザー等）でも
良（、またパルス輻もＱスイッチを使った物からＣＷ発
扱の物までいずれでもよい。また、レーザー以外のフラ
ッシュランプなどの光源でもよい。
たが、半導体層（３）に吸収がある波長領域内であれば
他のレーザー（例えばＡｒレーザＸｅレーザー等）でも
良（、またパルス輻もＱスイッチを使った物からＣＷ発
扱の物までいずれでもよい。また、レーザー以外のフラ
ッシュランプなどの光源でもよい。
また、今回不純物の供給源としてはＰＳＧ等の不純物含
有層（７）を用いたが、不純物含有層として不純物をド
ーピングした半導体層或は不純物を含有する樹脂或は不
純物そのものでもよい。不純物をドーピングした半導体
層の作成にはＣＶＤ法などによる成膜やイオン注入を用
いることができる。
有層（７）を用いたが、不純物含有層として不純物をド
ーピングした半導体層或は不純物を含有する樹脂或は不
純物そのものでもよい。不純物をドーピングした半導体
層の作成にはＣＶＤ法などによる成膜やイオン注入を用
いることができる。
また、第２図（ａ）に示すように、半導体層（３）上に
ゲート電極（２）を覆う広さの絶縁膜（８）を設けるこ
とにより半導体層表面に不純物が拡散することが防げる
と共に半導体層（３）に不純物が拡散する領域をより精
密に制御することができる。第２図（ｂ）（ｃ）に示す
他の工程は第１図（ｂ）（Ｃ）場合と同様である。
ゲート電極（２）を覆う広さの絶縁膜（８）を設けるこ
とにより半導体層表面に不純物が拡散することが防げる
と共に半導体層（３）に不純物が拡散する領域をより精
密に制御することができる。第２図（ｂ）（ｃ）に示す
他の工程は第１図（ｂ）（Ｃ）場合と同様である。
また、第３図に示すように、光によるゲート電極（２）
の損傷を防ぐため、ゲート電［ｉ！（２）と絶縁基板（
１）の間に反射膜（９）を設けてもよい。
の損傷を防ぐため、ゲート電［ｉ！（２）と絶縁基板（
１）の間に反射膜（９）を設けてもよい。
［発明の効果コ
以上のように、この発明によれば、基板側よりゲート電
極をマスクとして光を入射し、半導体膜の温度を上昇せ
しめで不純物の拡散を行い、ソース領域及びドレイン領
域を形成するので、ゲート電極及びソース電極とドレイ
ン電極との重なり部分をなくすことかでき、ソース・ゲ
ート容量およびドレイン・ゲート容量を低減することが
でき、ゲート信号の立ち上がり特性やドレイン電圧の保
持特性が改善され性能が良いものが得られる。
極をマスクとして光を入射し、半導体膜の温度を上昇せ
しめで不純物の拡散を行い、ソース領域及びドレイン領
域を形成するので、ゲート電極及びソース電極とドレイ
ン電極との重なり部分をなくすことかでき、ソース・ゲ
ート容量およびドレイン・ゲート容量を低減することが
でき、ゲート信号の立ち上がり特性やドレイン電圧の保
持特性が改善され性能が良いものが得られる。
第１図＜ａ）（ｂ）（ｃ）はそれぞれこの発明の一実施
例による薄膜Ｉ・ランジスタの作成方法を工程順に示す
断面図、第２図（ａ）（ｂ）（ｃ）はそれぞれこの発明
の他の実施例による薄膜トランジスタの作成方法を工程
順に示す断面図、第３図はこの発明のさらに他の実施例
に係わる薄膜トランジスタの作成工程の一部を示す断面
図、第４図は従来の方法で作成された薄膜トランジスタ
を示す断面図である。 図において、 （１）は透明絶縁基板、 （２）はゲー
ト電極、 （３）は半導体層、 （４）はゲート絶縁膜
、 （５）はソース電極、 （６）はドレイン電極、
（７）は不純物含有層、 （８）は絶縁膜、（９）は反
射膜である。 尚、図中同一符号は同一または相当部分を示す。 代 理 人 大 岩 増 雄Ｍ２図
例による薄膜Ｉ・ランジスタの作成方法を工程順に示す
断面図、第２図（ａ）（ｂ）（ｃ）はそれぞれこの発明
の他の実施例による薄膜トランジスタの作成方法を工程
順に示す断面図、第３図はこの発明のさらに他の実施例
に係わる薄膜トランジスタの作成工程の一部を示す断面
図、第４図は従来の方法で作成された薄膜トランジスタ
を示す断面図である。 図において、 （１）は透明絶縁基板、 （２）はゲー
ト電極、 （３）は半導体層、 （４）はゲート絶縁膜
、 （５）はソース電極、 （６）はドレイン電極、
（７）は不純物含有層、 （８）は絶縁膜、（９）は反
射膜である。 尚、図中同一符号は同一または相当部分を示す。 代 理 人 大 岩 増 雄Ｍ２図
Claims (1)
- 少なくともその表面が絶縁物からなる基板上に設けられ
ているゲート電極と、このゲート電極上に設けられてい
るゲート絶縁膜と、このゲート絶縁膜上に設けられてい
る半導体膜と、この半導体膜上に形成されているソース
領域及びドレイン領域と、これらソース領域及びドレイ
ン領域上に各々設けられているソース電極及びドレイン
電極とより成る逆スタガー型の薄膜トランジスタの作成
方法において、上記基板側より上記ゲート電極をマスク
として光を入射し、上記半導体膜の温度を上昇せしめで
不純物の拡散を行い、上記ソース領域及びドレイン領域
を形成することを特徴とする薄膜トランジスタの作成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24847190A JPH04125936A (ja) | 1990-09-17 | 1990-09-17 | 薄膜トランジスタの作成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24847190A JPH04125936A (ja) | 1990-09-17 | 1990-09-17 | 薄膜トランジスタの作成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04125936A true JPH04125936A (ja) | 1992-04-27 |
Family
ID=17178643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24847190A Pending JPH04125936A (ja) | 1990-09-17 | 1990-09-17 | 薄膜トランジスタの作成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04125936A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204205A (ja) * | 1995-01-19 | 1996-08-09 | Sony Corp | ボトムゲート型薄膜トランジスタの作製方法 |
| CN107464848A (zh) * | 2017-06-21 | 2017-12-12 | 北京大学深圳研究生院 | 底栅氧化物半导体薄膜晶体管及其制备方法 |
-
1990
- 1990-09-17 JP JP24847190A patent/JPH04125936A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204205A (ja) * | 1995-01-19 | 1996-08-09 | Sony Corp | ボトムゲート型薄膜トランジスタの作製方法 |
| CN107464848A (zh) * | 2017-06-21 | 2017-12-12 | 北京大学深圳研究生院 | 底栅氧化物半导体薄膜晶体管及其制备方法 |
| CN107464848B (zh) * | 2017-06-21 | 2020-08-25 | 北京大学深圳研究生院 | 底栅氧化物半导体薄膜晶体管及其制备方法 |
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