JPH04126423U - 遅延回路 - Google Patents

Abstract

(57)【要約】 【目的】 遅延された出力パルスのパルス幅を任意に設
定することができる遅延回路を得る。 【構成】 入力パルスＰａの前縁と後縁を検出し、各検
出タイミングからそれぞれ所要の時間遅延したタイミン
グでトリガエッジを発生する一対のトリガエッジ発生手
段６，７と、このトリガエッジ発生手段６，７で発生し
たトリガエッジによって入力パルスの論理を読込み、遅
延パルスを出力するパルス発生手段５とによって構成す
る。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は各種のパルス回路で利用することができる遅延回路に関する。

【０００２】

【従来の技術】

クロック等の他の信号に頼ることなく、与えられたパルスを所望の時間遅延さ せることができる遅延回路がある。図３にその一例を示す。この遅延回路は入力 端子１に与えられたパルスＰａ（図４のＡ）を時定数回路２を通じて電圧比較器 ３に与え、電圧比較器３の出力側に遅延したパルスＰｃを得る構造としたもので ある。

【０００３】 つまり遅延回路は入力端子１にパルスＰａを与えると、電圧比較器３の入力端 子には図４のＢに示すように入力パルスＰａを積分した電圧Ｐｂが与えられる。 この電圧Ｐｂが電圧比較器３の比較電圧ＥＲに達すると、電圧比較器３の出力は 正極性して立上り。 入力パルスＰａが立下ることにより電圧Ｐｂは序々に低下する。このとき、電 圧比較器３の比較電圧ＥＲより低下すると電圧比較器３の出力は負電位、又はＬ 論理に立下る。

【０００４】 このようにして入力端子１と出力端子４との間で時定数回路２の時定数に対応 した遅延時間τを得ることができる。

【０００５】

【考案が解決しようとする課題】

図３に示した遅延回路では遅延されて出力されるパルスＰｃの立上りのタイミ ング及び立下りのタイミングは時定数回路２の時定数で一義的に決定される。従 って遅延されて出力されるパルスＰｃのパルス幅Ｔ_C は入力パルスＰａのパルス 幅Ｐａと一致しないことが多い。

【０００６】 このため他の方法としてＤ型フリップフロップのデータ入力端子に入力パルス を与え、このＤ型フリップフロップのトリガ入力端子にクロックを与え、入力パ ルスをクロックの周期で遅延させる遅延回路も考えられる。 然し乍ら、このように構成した場合には入力パルスの外にクロックが必要とな る。特に遅延時間に対応する周期を持つクロックが存在しない場合には、遅延時 間に対応する周期を持つクロックを特別に作らなければならなくなり、面倒であ る。

【０００７】 またクロックを用いる場合は遅延させるべき入力パルスとクロックとが同期し ていなくてはならないから入力パルスと同期したクロックが存在しない場合はこ の方法を利用することができない不都合がある。 この考案の目的は入力パルスの外にクロックを利用することなく、然も入力パ ルスと出力パルスのパルス幅を任意に設定することができる遅延回路を提供しよ うとするものである。

【０００８】 従ってこの考案によれば出力パルスのパルス幅を入力パルスのパルス幅に設定 することができる。

【０００９】

【課題を解決するための手段】

この考案では入力パルスの前縁及び後縁を検出し、その検出タイミングからそ れぞれ所要時間遅延したタイミングでトリガエッジを出力する一対のトリガエッ ジ発生手段と、 このトリガエッジ発生手段から出力されるトリガエッジによって入力パルスの 論理を読込み、遅延パルスを発生するパルス発生手段と、によって遅延回路を構 成したものである。

【００１０】 この考案の構成によれば一対のトリガエッジ発生手段は入力パルスの前縁及び 後縁を検出すると共に、その検出タイミングからそれぞれ所要の時間遅延したタ イミングでトリガエッジを出力することができる。従って入力パルスの前縁と後 縁からそれぞれ任意の時間ずつ遅延したタイミング位置に前縁と後縁が存在する 遅延パルスを得ることができる。

【００１１】 トリガエッジ発生手段のトリガエッジ発生タイミングを任意に設定することに より、入力パルスと同じパルス幅のパルスでも、また入力パルスのパルス幅より 短かいパルス幅のパルス、或は入力パルスのパルス幅より長いパルス幅のパルス でも任意に得ることができる。

【００１２】

【実施例】

図１にこの考案の一実施例を示す。この考案では入力端子１に入力パルスＰａ （図２参照）を入力する。入力端子１に与えられた入力パルスＰａはパルス発生 手段５を構成するＤ型フリップフロップのデータ入力端子Ｄに入力されると共に 、二つのトリガエッジ発生手段６と７に与える。トリガエッジ発生手段６と７は この例では単安定マルチバイブレータを利用した場合を示す。

【００１３】 これら二つのトリガエッジ発生手段６と７の一方、例えば６は入力パルスＰａ の立上りのエッジによってトリガされ、他方のトリガエッジ発生手段７は入力パ ルスＰａの立下りのエッジによってトリガされる特性の単安定マルチバイブレー タを用いる。 二つのトリガエッジ発生手段６と７の各出力はオアゲート８で合流され、その 合流出力をパルス発生手段５のトリガ入力端子に与える。パルス発生手段５を構 成するＤ型フリップフロップはこの例ではパルスの立下りでトリガされる特性の Ｄ型フリップフロップを用いる。

【００１４】 このように構成することにより、入力パルスＰａが与えられると、トリガエッ ジ発生手段６は図２のＢに示すように入力パルスＰａの立上りのエッジからこの トリガエッジ発生手段６に設定した反転復帰時間Ｔ₁ のパルス幅を持つパルスＰ ｂ₁ を出力し、また他方のトリガエッジ発生手段７からは図２のＣに示すパルス 幅Ｔ₂ を持つパルスＰｂ₂ を出力する。

【００１５】 これら二つのトリガエッジ発生手段６と７から出力されるパルスＰｂ₁ とＰｂ ₂ はオアゲートで合流され、図２のＤに示すパルス列信号に変換され、パルス発 生手段５のトリガ入力端子に与えられる。 パルス発生手段５はパルスＰｂ₁ とＰｂ₂ の各立下りのエッジでトリガされ、 そのトリガポイントにおけるＤ端子の論理を読込む。従ってパルスＰｂ₁ の立下 りのタイミングＭ₁ ではパルス発生手段５は入力パルスＰａのＨ論理を読込む。 またパルスＰｂ₂ の立下りタイミングＭ₂ ではパルス発生手段５は入力パルスＰ ａが立下がった後のＬ論理を読込む。

【００１６】 よってパルス発生手段５はタイミングＭ₁ で立上り、タイミングＭ₂ で立下る 遅延パルスＰｅを出力する。この遅延パルスＰｅのパルス幅Ｔｅは二つのトリガ エッジ発生手段６と７の反転復帰時間Ｔ₁ とＴ₂ をＴ₁ ＝Ｔ₂ に設定することに より入力パルスＰａのパルス幅と合致させることができる。 また入力パルスＰａのパルス幅より長いパルス幅の出力パルスを得たい場合に はトリガエッジ発生手段７の反転復帰時間Ｔ₂ をＴ₁ ＜Ｔ₂ に設定すればよい。 また入力パルスのパルス幅より短かいパルス幅のパルスを得たい場合にはトリガ エッジ発生手段７の反転復帰時間をＴ₁ ＞Ｔ₂ に設定すればよい。

【００１７】 トリガエッジ発生手段６と７の反転復帰時間Ｔ₁ とＴ₂ は各トリガエッジ発生 手段６と７を構成する単安定マルチバイブレータに設けた時定数回路の時定数を 調整することにより任意に設定することができる。

【００１８】

【考案の効果】

以上説明したようにこの考案によれば入力パルスＰａの立上りから任意の時間 遅延したパルスを出力させることができる。また出力パルスのパルス幅を任意に 設定することができるから遅延したパルスを受け取る次段の回路に最も適した遅 延パルスを出力することができ、これによって動作が確実で、信頼性の高いパル ス回路を構成することができる。

【図面の簡単な説明】

【図１】この考案の一実施例を示す接続図。

【図２】この考案の動作を説明するための波形図。

【図３】従来の技術を説明するための接続図。

【図４】従来の技術の動作を説明するための波形図。

【符号の説明】

１ 入力端子 ５ パルス発生手段 ６，７ トリガエッジ発生手段 ８ オアゲート

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 入力パルスの前縁及び後縁を検出し、そ
   の検出タイミングからそれぞれ所要時間遅延したタイミ
   ングでトリガエッジを出力する一対のトリガエッジ発生
   手段と、このトリガエッジ発生手段から出力されるトリ
   ガエッジによって入力パルスの論理を読込み、遅延パル
   スを発生するパルス発生手段と、によって構成した遅延
   回路。