JPH0626319U - 遅延回路 - Google Patents

Abstract

(57)【要約】 【目的】 入力パルス信号と同じパルス幅のパルス波を
遅延させて出力できる遅延回路を実現することを目的に
する。 【構成】 本装置は、遅延させる入力パルスを入力し、
互いに極性の異なった信号を出力する差動バッファと、
差動バッファの正側の差動出力を積分する第１の積分器
と、差動バッファの負側の差動出力を積分する第２の積
分器と、第１の積分器からの出力と差動バッファの負側
の差動出力とを入力する第１のシュミットトリガ入力Ａ
ＮＤ回路と、第２の積分器からの出力と差動バッファの
正側の差動出力とを入力する第２のシュミットトリガ入
力ＡＮＤ回路と、第１、第２のシュミットトリガ入力Ａ
ＮＤ回路の出力を合成する合成手段と、この合成手段の
パルス信号をクロックとし、入力パルスを保持し、遅延
信号を出力するフリップフロップと、を有することを特
徴とする遅延回路である。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、入力パルス信号を遅延させて出力する遅延回路に関するものである 。

【０００２】

【従来の技術】

図３は、従来の遅延回路の構成例を示した図である。 図において、１はパルス信号を受け取るバッファ、２は抵抗ＲとコンデンサＣ からなる積分器、３は積分器２からの出力を基準電圧と比較し、パルス信号を出 力するシュミットトリガである。

【０００３】 図４は図３の回路のタイムチャートを示した図である。図の（ａ）〜（ｄ）は 、図３の（ａ）〜（ｄ）の入出力線における信号波形である。 図において、（ａ）はパルス信号の波形、（ｂ）は入力されたパルス信号（ａ ）のバッファ１によるバッファ出力信号波形で、パルス信号（ａ）と同じタイミ ングで出力される。（ｃ）はバッファ出力（ｂ）を入力とする積分器出力波形で 、曲線の波形は時定数（＝ＣＲ）で決まる。Ｖｒ，Ｖr’は、シュミットトリガ ３の基準電圧である。（ｄ）はシュミットトリガ３の出力波形である。積分器２ の出力が基準電圧Ｖｒを上回るときは、ハイレベル、基準電圧Ｖr’を下回ると きは、ローレベルとなる。

【０００４】

【考案が解決しようとする課題】

このような構成の場合、シュミットトリガ３から出力されるパルス波の遅延時 間が立ち上がり時（＝Δｔ₁）と立ち下がり時（＝Δｔ₂）で異なってしまい、パ ルス幅が入力されたパルス信号と変わってしまうという問題点があった。

【０００５】 本考案の目的は、入力パルス信号と同じパルス幅のパルス波を遅延させて出力 できる遅延回路を実現することにある。

【０００６】

【課題を解決するための手段】

本考案は、 入力パルスを遅延させて出力する遅延回路において、 遅延させる入力パルスを入力し、互いに極性の異なった信号を出力する差動バ ッファと、 抵抗とコンデンサとを含んで構成され、差動バッファの正側の差動出力を積分 する第１の積分器と、 抵抗とコンデンサとを含んで構成され、差動バッファの負側の差動出力を積分 する第２の積分器と、 前記第１の積分器からの出力と前記差動バッファの負側の差動出力とを入力す る第１のシュミットトリガ入力ＡＮＤ回路と、 前記第２の積分器からの出力と前記差動バッファの正側の差動出力とを入力す る第２のシュミットトリガ入力ＡＮＤ回路と、 前記第１のシュミットトリガ入力ＡＮＤ回路と前記第２のシュミットトリガ入 力ＡＮＤ回路の出力とを合成する合成手段と、 この合成手段のパルス信号をクロックとし、前記入力パルスを保持し、遅延信 号を出力するフリップフロップと、 を有することを特徴とするである。

【０００７】

【作用】

このような本考案では、差動バッファの正と負の出力をそれぞれ積分器を通し 、立ち下がりの波形をシュミットトリガにかけ、シュミットトリガにかけた信号 をそれぞれ差動バッファの負と正の出力とのＡＮＤをとり、ＡＮＤ結果のパルス 信号により遅延時間の決定を行うので、入力パルス信号と同じパルス幅のパルス 波を遅延させて出力できる。

【０００８】

【実施例】

以下図面を用いて本考案を説明する。 図１は本考案の一実施例を示した構成図である。 図において、１１は差動バッファで、遅延させるパルスを入力し、互いに極性 の異なった信号を出力する。２１，２２は積分器で、それぞれ、抵抗Ｒとコンデ ンサＣとを含んで構成され、差動バッファ１１の正側と負側の差動出力を積分す る。３１，３２は、前段にシュミットトリガを置き、後段にＡＮＤ回路を置いた ＡＮＤゲートで、それぞれ積分器２１，２２からの出力をシュミットトリガにか け、シュミットトリガにかけた出力を、それぞれ差動バッファ１１の負側、正側 の差動出力とのＡＮＤを取る。４は合成手段であるＮＯＲゲートで、ＡＮＤゲー ト３１，３２の出力を合成する。５はＤフリップフロップで、ＮＯＲゲート４か らのパルス信号をクロックとし、遅延させる入力パルスを保持し、遅延信号を出 力する。

【０００９】 このような装置の動作を以下で説明する。 図２は図１の回路のタイムチャートを示した図である。図の（ａ）〜（ｉ）は 、図１の（ａ）〜（ｉ）の入出力線における信号波形である。

【００１０】 図において、（ａ）はパルス信号の波形、（ｂ）は差動バッファ１１による正 側のバッファ出力の信号波形で、パルス信号（ａ）と同じタイミングでそのまま 出力する。（ｃ）は差動バッファ１１による負側のバッファ出力の信号波形で、 パルス信号（ａ）を丁度反転させた波形を同じタイミングで出力する。 （ｄ），（ｅ）は、それぞれ、差動バッファ１１の正側と負側の出力を入力と する積分器２１，２２の出力波形で、曲線の波形は時定数（＝ＣＲ）で決まる。 Ｖｒ，Ｖｒ’は、シュミットトリガの基準電圧である。

【００１１】 （ｆ）はＡＮＤゲート３１の出力波形である。ここで、破線のパルス波形は、 積分器出力（ｄ）をシュミトトリガを通したときの波形である。バッファ出力（ ｃ）は、シュミットトリガを通しても同じ波形になる。この２つの波形を比較し 両方ともハイレベルのときに出力するので、実線のパルス信号になる。

【００１２】 （ｇ）はＡＮＤゲート３２の出力波形である。（ｆ）と同様に、破線の波形は 、積分器出力（ｅ）をシュミトトリガを通したときの波形である。バッファ出力 （ｂ）は、シュミットトリガを通しても同じ波形になる。この２つの波形を比較 し両方ともハイレベルのときに出力するので、実線のパルス信号になる。

【００１３】 （ｈ）は合成入力（ｆ），（ｇ）を合成し反転させた合成出力である。（ｉ） は合成出力（ｈ）をクロックとして、パルス信号（ａ）を保持した出力である。 合成出力（ｈ）の立ち上がりのときに、パルス信号（ａ）を保持する。

【００１４】 このようにを積分器の立ち下がりの出力波形だけに基づいて、遅延時間の決定 を行うので、パルス波の立ち上がり時（＝Δｔ₁’）と立ち下がり時（＝Δｔ₂’ ）の遅延時間を同じにできる。また、立ち上がり時の時間を設定する基準電圧と 、立ち下がり時を設定する基準電圧とが別々の構成なので、立ち上がりと立ち下 がりの遅延時間を独立に設定できる。

【００１５】 なお、本考案はこれに限定されるものではなく、積分器の立ち下がりの出力波 形により、遅延時間の決定を行わず、立ち上がりの出力波形にに基づいて遅延時 間の決定を行う構成にしてもよい。

【００１６】

【考案の効果】

本考案によれば、以下のような効果がある。 積分器の立ち下がりの出力波形だけに基づいて、遅延時間の決定を行うので、 パルス波の立ち上がり時と立ち下がり時の遅延時間を同じにできる。また、立ち 上がり時の時間を設定する基準電圧と、立ち下がり時を設定する基準電圧とが別 々の構成なので、立ち上がりと立ち下がりの遅延時間を独立に設定できる。

【図面の簡単な説明】

【図１】本考案の一実施例を示した構成図である。

【図２】図１の回路のタイムチャートを示した図であ
る。

【図３】従来の遅延回路を示した構成図である。

【図４】図３の回路のタイムチャートを示した図であ
る。

【符号の説明】

４ ＮＯＲゲート ５ Ｄフリップフロップ １１ 差動バッファ ２１，２２ 積分器 ３１，３２ ＡＮＤゲート

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 入力パルスを遅延させて出力する遅延回
   路において、 遅延させる入力パルスを入力し、互いに極性の異なった
   信号を出力する差動バッファと、 抵抗とコンデンサとを含んで構成され、差動バッファの
   正側の差動出力を積分する第１の積分器と、 抵抗とコンデンサとを含んで構成され、差動バッファの
   負側の差動出力を積分する第２の積分器と、 前記第１の積分器からの出力と前記差動バッファの負側
   の差動出力とを入力する第１のシュミットトリガ入力Ａ
   ＮＤ回路と、 前記第２の積分器からの出力と前記差動バッファの正側
   の差動出力とを入力する第２のシュミットトリガ入力Ａ
   ＮＤ回路と、 前記第１のシュミットトリガ入力ＡＮＤ回路と前記第２
   のシュミットトリガ入力ＡＮＤ回路の出力とを合成する
   合成手段と、 この合成手段のパルス信号をクロックとし、前記入力パ
   ルスを保持し、遅延信号を出力するフリップフロップ
   と、 を有することを特徴とする遅延回路。