JPH04127227A - メモリ制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、個別にアクセス可能な複数のメモリブロッ
クからなる記憶装置を有するメモリ制御システムに関す
る。

〔概　要〕

この発明は、個別にアクセス可能な複数のメモリブロッ
クからなる記憶手段に対し、第１の処理手段が所定の順
序でアクセスされるメモリブロックを１ブロック単位で
順次処理を行ない、第２の処理手段は上記第１の処理手
段による処理が終了しているメモリブロックを１ブロッ
ク単位で順次処理するようにしたものである。

〔従来の技術〕

従来、第５図に示したように、ＣＰＵ１０の他にＤＭＡ
（Ｄｉｒｅｃｔ　　Ｍｅｍｏｒｙ　　Ａｃｃｅｓｓ）コ
ントローラ２０を設け、このＤＭＡコントローラ２０の
制御により、ＣＰＵ１０を経ないで磁気ディスク４０と
ＲＡＭ３０ｂとの間で直接データ転送を行い、ＣＰＵ１
０はデータ転送の開催の処理、例えばＲＡＭ３０　ａ内
のデータに対する処理を実行することによって、データ
処理の迅速化を図ったデータ処理装置が実現されている
。

すなわち、このデータ処理装置では、ＣＰＵ１０は、Ｄ
ＭＡコントローラ２０に対して、伝送対象のデータを指
定してＲＡＭ３０ｂへのリード／ライト等を指示するだ
けで良＜、ＣＰＵｌ０によるプログラムの実行と、ＤＭ
Ａコントローラ２０によるデータ転送とは並行して行わ
れる。なお、第５図のディスク制御装置５０は、ＤＭＡ
コントローラ２０の制御の下に、磁気ディスク４０に対
するアクセス制御を行う。

〔発明が解決しようとする課題〕

しかし、従来、例えば磁気ディスク４０上の指定ファイ
ルをＲＡＭ３０ｂに展開してＲＡＭ３０ｂ上でレコード
更新するような場合、磁気ディスク４０上の指定ファイ
ルの全レコードをＲＡＭ３０ｂに展開し終えるまでは、
ＣＰＵｌ０は、ＲＡＭ３０ｂ上でのレコード更新処理を
実行することはできなかった。

これは、例えばファイル検索の場合と同様に、常時、指
定ファイルの全てのレコードをＣＰＵ１０の処理対象と
して捉えていることに起因する。

しかし、例えば、全てのレコードの所定項目の数値デー
タに対し、順次、所定の数値を加算するといったように
、全てのレコードをＲＡＭ３０ｂに読出さなくても、読
出されたレコードに対し直接データ更新処理を行える場
合が多い。

この発明の課題は、第１の装置が記憶装置を連続的にア
クセスしている際中であっても、該記憶装置を第２の装
置がアクセスできるようにすることである。

〔課題を解決するための手段〕

この発明の手段は次の通りである。

個別にアクセス可能な複数のメモリブロックからなる記
憶手段（実施例のＲＡＭ６に相当する。）と、 個別に動作処理する第１及び第２の処理手段（実施例の
第１装置２、第２装置４に相当する。）と、 上記第１の処理手段の管理下に、上記各メモリブロック
を所定の順序で順次アクセスする第１のアクセス手段（
実施例のバス切替回路５、及び第１装置２における処理
ステップＡ、に相当する。）と、 上記第２の処理手段の管理下に、上記第１のアクセス手
段によるアクセスが終了しているメモリブロックを順次
アクセスする第２のアクセス手段（実施例のバス切替回
路５、及び第２装置４における処理ステップＢ、及びＢ
２に相当する。）と、を備えるものである。

〔作　用〕

この発明の手段の作用は次の通りである。

第１のアクセス手段により記憶手段の各メモリブロック
が所定の順序でアクセスされると、第１の処理手段は、
第１のアクセス手段によりアクセスされたメモリブロッ
クをブロック単位で処理する。

一方、第２のアクセス手段は、第１のアクセス手段によ
るアクセスが終了しているメモリブロックをアクセスし
、これに従い、第２の処理手段は順次アクセスされるメ
モリブロックに対してブロック単位で処理を実行する。

従って、第１の処理手段と第２の処理手段とにより記憶
手段の各メモリブロックを個別にアクセスすることが可
能となり、第１の処理手段と第２の処理手段とによる並
行処理が可能で、処理全体の高速化か計れる。

〔実施例〕

以下、一実施例を第１図乃至第４図を参照して説明する
。

第１図は、本発明を適用した実施例であるメモリ制御シ
ステムのブロック構成図である。

このメモリ制御システムは、トランザク／ヨンファイル
等を記憶する磁気ディスク１に接続された第１装置２と
、マスクファイル等を記憶する磁気ディスク３に接続さ
れた第２に！４を有し、この同装置２．４はバス切替回
路５を介して複数のメモリブロックを含むＲＡＭ６に接
続される。また、同装置２．４は各種ポインタを記憶す
るポインタメモリ７にも共通接続されている。ここで、
第１装置２は、ポインタメモリ７の第１ポインタＰ４に
より指定されるＲＡＭｅ内の１つのメモリム ブロックをアクセスキ、ディスク１に記憶されたトラン
ザクションファイルのデータにより該当するメモリブロ
ック内のデータを更新する機能を備えている。また、第
２装置４は、ポインタメモリ７の第２ポインタＰ２によ
り指定されるＲＡＭｅ内の１つのメモリブロックをアク
セスし、このアクセスされたメモリブロックよりデータ
を読出してディスク３に転送する機能を備えている。

この第１図かられかるように、ＲＡＭ６は４つのメモリ
ブロック＃１、＃２、＃３、＃４を含むものであり、各
メモリブロックには夫々パスライン（コントロールパス
ライン、データバスラインを含む）が接続されており、
個別にアクセス可能となっている。即ち各メモリブロッ
クは独立したメモリとして機能し得るものであるが、各
メモリブロックのアドレスは連続しており、各メモリブ
ロックにおけるアドレス領域は、第１にメモリブロック
＃１より順番に（０００００〜３　Ｆ　Ｆ　Ｆ　Ｆ）番
地、（４００００〜７ＦＦＦＦ）番地、（８００００〜
ＢＦＦＦＦ）番地、（ＣＯＯＯＯ〜ＦＦＦＦＦ）番地と
なっている。従って各メモリブロックには相数のメモリ
ブロックにまたがった連続するデータを記憶し得るもの
であり、各メモリプロ、り全体を１つのメモリとしてと
らえることかできる。

バス切替回路５は、第１装置２が第１ポインタＰ、に対
応するメモリブロック指定した際、この指定メモリブロ
ックのパスラインを第１装置２のパスラインとを切替え
接続するものであり、また第２装置４が第２ポインタＰ
２に対応するメモリブロックを指定した際、この指定メ
モリブロックのパスラインと第２装置４のパスラインと
を切替え接続するものである。

第２図は、バス切替回路５の詳細ブロックを示したもの
である。

各メモリブロック＃１〜＃４からのパスラインは、各メ
モリブロックに対応して設けられたセレクタ５１〜５４
の一方側に接続され、このセレクタ５１〜５４の他方側
には第１装置２からのパスライン、及び第２装置４から
のパスラインが切替可能に接続される。第１装置２から
のメモリブロック指定信号Ｐ、はデコーダ５５に入力さ
れ、このデコーダ５５は、その指定信号Ｐ１の値をデコ
ードし、アクノリッジ信号ｐ　、　、　ｓ−ｚ　ｐ　、
４のうちのいずれか１つのアクノリッジ信号を出力する
。一方、第２装置４からのメモリブロック指定信号Ｐ２
はデコーダ５６に入力され、このデコーダ５６はその指
定信号Ｐ２の値をデコードし、アクノリッジ信号Ｐ２１
〜Ｐ２４のうちのいずれか１つのアクノリッジ信号を出
力する。セレクタ５１はデコーダ５５からのアクノリッ
ジ信号Ｐ、□が入力されると、メモリブロック指定から
のパスラインを第１装置２からのパスラインに接続し、
第１装置２からメモリブロック＃１に対するメモリアク
セスを可能にする。また、セレクタ５１はデコーダ５６
からのアクノリッジ信号Ｐ２＋が入力されると、メモリ
ブロック＃１からのパスラインを第２装置４からのパス
ラインに接続し、第２装置４からメモリブロック＃１に
対するメモリアクセスを可能にする。

他のセレクタ５２〜５４も、セレクタ５１と全く同様に
作用する。

次に動作の１例を説明する。

１例として、ＲＡＭ６の各メモリブロックにまたがって
記憶されたマスクファイルの内容ヲ、第１装置２に接続
されたディスク１内のトランザクションファイルにより
更新し、この更新されたＲＡＭｅ内のマスターファイル
の内容を第２装置４に接続されたディスク３に転送記憶
する例について説明する。

第３図は、上記動作における第１装置２の処理を示すフ
ローチャートである。

ここで、ポインタメモリ７には第１ポインタＰ、及び第
２ポインタＰ２の値として共に１“がセットされている
ものとし、この状態で、第１装置２は第３図に従った処
理を開始する。まず、第１ポインタＰ１に対応するメモ
リブロックを指定する（ステップＡ、）。即ち、ポイン
タメモリ７より第１ポインタＰ□の値を読み出し、　こ
の値をバス切替回路５のデコーダ５５に入力する。する
とデコーダ５５は第１ポインタＰ工の値、今の場合は“
１”をデコードしてアクノリッジ信号ｐ、。

をセレクタ５１に対して供給する。従ってセレクタ５１
はメモリブロック＃１からのパスラインを第１装置２か
らのパスラインに接続する。次に、ステップＡ２に進み
、指定されたメモリブロック内の全データについてデー
タ更新を行なう。即ち、第１装置２はバス接続されたメ
モリブロック＃１をアクセスし、このメモリブロック＃
１内のデータを順次読み出してディスク１におけるトラ
ンザクンヨンファイル内のデータに基づいてデータ更新
を行ない、この更新されたデータを再度メモリブロック
＃１に書き込む。このようにして指定されたメモリブロ
ック内の全データについてのデータ更新が終了すると、
ステップＡ３に進み、第１ポインタＰ１が終了ポインタ
か否か、即ち最終のメモリブロック＃４を指定する値“
４″であるか否かが判断される。Ｎｏであれば、ステッ
プＡ４に進み、ポインタメモリ７の第１ポインタＰ１を
インクリメント、即ち（Ｐ□＋１→Ｐ、）の演算を行な
い、インクリメントされた第１ポインタＰ１をポインタ
メモリ７に書き込む。ステップＡ４の後はステップＡ１
に戻る。今の場合、ステ・ノブＡ４にて第１ポインタＰ
、は“２″にインクリメントされ、ステップＡ、におい
て第２のメモリプロ、。

り＃２が指定されるようになる。以降、同様の処理が繰
り返され、ステップＡ３において第１ポインタＰ１か最
終のメモリブロック＃４を指定するポインタであると判
断されると全ての処理を終了する。

即ち、第１装置２はメモリプロ、ツク＃１からメモリブ
ロック＃４まてを順次アクセスしてディスク１に記憶さ
れているトランザクンヨンファイルによりデータ更新を
行なう。

第４図は、第２装置４の処理を示すフローチャートであ
る。まずステップＢ１においてポインタメモリ７におけ
る第２ポインタＰ２が第１ポインタＰ１より小さいか否
かの判断が行なわれる。このステップＢ、は第２ポイン
タＰ２が第１ポインタＰ、よりも小さくなるまで、即ち
第１装置２においてメモリブロックのデータ更新が行な
われて第１ポインタＰ、がインクリメントされるまで繰
り返される。第２ポインタＰ２が第１ポインタＰ１より
小さいと判断されると、ステップＢ２に進み、第２ポイ
ンタＰ２に対応するメモリブロックを指定する。即ち、
ポインタメモリ７より第２ポインタＰ２の値を読み出し
、この値をバス切替回路５のデコーダ５６に入力する。

するとデコーダ５６は第２ポインタＰ２の値、今の場合
は“１″をデコードしてアクノリッジ信号Ｐ２＋をセレ
クタ５１に対して供給する。従ってセレクタ５１はメモ
リブロック＃１からのパスラインを第２装置４からノハ
スラインに接続する。次にステップＢ３に進み、指定さ
れたメモリブロックをアクセスし、このメモリブロック
内の全データを順次読み出してディスク３に転送する。

このようにして指定メモリブロック内のデータ転送が終
了するとステップＢ４に進み、第２ポインタＰ２が終了
ポインタか否か、即ち最終メモリブロック＃４を指定す
る値“４′′であるか否かが判断される。ＮＯであれば
ステップＢ５に進み、ポインタメモリ７の第２ポインタ
Ｐ２をインクリメントする。

即チ、第２装置４はメモリブロックを指定する際、該指
定のメモリブロックが第１装置２によりデータ更新済み
か否かをチエツクし、更新済であるメモリブロックを順
次アクセスしてそのデータ内容をディスク３に転送する
。

このように、第１装置２によりＲＡＭ６のデータを更新
し、この更新されたデータを第２装置によりデータ転送
する際、第１装置２と第２装置４とは各メモリブロック
を個別にアクセスできるので、第１装置２によるＲＡＭ
ｅ内の全てのデータに対する更新が終了する前であって
も、ＲＡＭ８をブロック単位で見た場合、既に更新済の
メモリブロックが存在すれば、このメモリブロックを第
２装置４はアクセス可能である。即ち、第１装置２と第
２装置４の同時処理が可能となり、処理の高速化が計れ
る。

〔発明の効果〕

この発明によれば、記憶装置に対するアクセス及び処理
を、第１の処理手段及び第２の処理手段で並行して行な
え、処理の高速化が可能である。

また、第２の処理手段により各メモリブロックを処理す
る際、該メモリブロックが第１の処理手段により処理済
であることを条件にしているため、第１の処理手段の処
理が終了していないメモリブロックを第２の処理手段が
処理することが未然に防止できる。

【図面の簡単な説明】

第１図はこの発明を適用した実施例のブロック構成図、
第２図はバス切替回路の詳細ブロック図、第３図は第１
装置の処理を示すフローチャート、第４図は第２装置の
処理を示すフローチャート、第５図は従来技術を説明す
るための図である。 ２・・・・・・・・・第１装置、４・・・・・・・・・
第２装置、５・・・・・・・・・バス切替回路、６・・
・・・・・・・ＲＡＭ、７・・・・・・・・・ポインタ
メモリ、５１〜５４・・・・・・・・・セレクタ、５５
．５６・・・・・・・・・デコーダ。 特許出願人　カシオ計算機株式会社 図 第２図 第３図 第４図 １４５＠

Claims (1)

1. 【特許請求の範囲】 　個別にアクセス可能な複数のメモリブロックからなる
   記憶手段を有するメモリ制御システムにおいて、 個別に動作処理する第１及び第２の処理手段と、上記第
   １の処理手段の管理下に、上記各メモリブロックを所定
   の順序で順次アクセスする第１のアクセス手段と、 上記第２の処理手段の管理下に、上記第１のアクセス手
   段によるアクセスが終了しているメモリブロックを順次
   アクセスする第２のアクセス手段と、 を備えることを特徴とするメモリ制御システム。