JPH04128344U - 信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】本願考案は、信号処理装置に関し、演算結果で
生じるキャリー等を必要な処理サイクルだけ保持し、所
定の処理サイクル後に該キャリー等に基づくアドレス指
定を可能とし、処理速度を向上させることを目的として
いる。 【構成】信号処理装置１は、プログラムメモリ２から出
力されたデータを、オペレーションデータラッチ３によ
りラッチし、オペレーションデータラッチ３にラッチさ
れたオペレーションを演算手段５、６により実行する。
演算手段５、６で演算処理が行なわれると、フラグ設定
手段15は、この演算手段５、６の演算結果に基づいてフ
ラグを設定するとともに、プログラムメモリ２から出力
されたオペレーションデータに基づいてフラグの設定状
態を制御し、設定したフラグをアドレス制御手段13に出
力する。アドレス制御手段13は、フラグ設定手段13の設
定したフラグの状態に応じてプログラムメモリ２のアド
レスを設定する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本願考案は、信号処理装置に関し、詳しくは、コンピュータのアドレス制御を フラグの設定により行なって処理速度を向上させる信号処理装置に関する。

【０００２】

【従来の技術】

従来、ＣＰＵ（Central Processing Unit）でプログラムを実行する場合、演 算処理した結果生じるキャリー、データ、オーバーフロー等の信号を使用して、 ジャンプ先を変える場合、演算サイクルの直後にキャリーの有無、データの有無 、オーバーフローの有無の判断を行なっている。 例えば、「レジスタＡとレジスタＢの値を比較し、Ａ＜Ｂの場合には、（Ａ＋ １）×３＋５の結果をＲＡＭ１に書き込み、Ａ≧Ｂの場合には、（Ａ＋１）×３ ＋５の結果をＲＡＭ２に書き込む。」といったプログラムを実行させる場合、従 来、図４に示すようなプログラムを組んでいた。

【０００３】 すなわち、まず、レジスタＡの内容からレジスタＢの内容を減算処理（Ａ−Ｂ ）し、その演算処理結果のキャリーの状態をチェックして、その判定結果をレジ スタＣに格納する（ステップＰ１〜ステップＰ４）。その後、アキュムレータＡ ccにレジスタＢの内容を加えて、一旦、アキュムレータＡccの内容をレジスタＡ の内容に戻す（ステップＰ５）。このレジスタＡの値に演算処理を行なった後（ ステップＰ６〜ステップＰ８）、レジスタＣの値から「１」を減算してレジスタ Ｃに格納する（ステップＰ９）。このレジスタＣの演算結果からキャリーが１か どうか、すなわちレジスタＡとレジスタＢの大小関係を判断し（ステップＰ10） 、その判定結果によりアキュムレータＡccの値をＲＡＭ１あるいはＲＡＭ２に書 き込む（ステップＰ11、Ｐ12）。 以上により、上記プログラムを実行することができる。

【０００４】

【考案が解決しようとする課題】 しかしながら、このような従来の信号処理装置にあっては、演算結果で生じる キャリー、データ及びオーバーフロー等の信号を使用してジャンプ先を変える場 合、演算処理の直後にキャリー等の判断を行ない、その判定結果をレジスタに格 納し、その後の演算処理を行なった後、判定結果を格納したレジスタの結果によ りジャンプ先を判断していたため、図４に示したように、演算結果を判定し、そ の判定結果をレジスタに格納する処理と、ジャンプ先を変更する際に再度レジス タから判定結果を取り出して、その判定結果を判断してジャンプ先を決定する処 理を必要とし、図４では、ステップＰ３、Ｐ４及びステップＰ９、Ｐ10が余分な 処理ステップとなっている。その結果、プログラムの実行に無駄なサイクルを行 なう必要があり、処理の高速化を妨げる原因となっていた。

【０００５】 この問題を解決する方法としては、例えば、ジャンプ先を決定する演算処理の 直後に演算結果に基づいてジャンプ先を判定し、以後の処理を個別のプログラム によって処理することが考えられる。 例えば、図５に示すように、ジャンプ先を決定する演算処理をステップＰ21で 行なうと、すぐに判定を行ない（ステップＰ22）、その判定結果によって、以後 の演算処理を個別に実行する（ステップＰ23〜ステップＰ27及びステップＰ28〜 ステップＰ32）。 この場合、判定処理が一度行なわれると、以後の処理を決定することができ、 無駄がなく、処理時間を短縮することができる。

【０００６】 しかし、図５でも分るように、ステップＰ23〜ステップＰ26及びステップＰ28 〜ステップＰ31は、全く同一の処理を行なっており、この同一の処理を行なわせ るために、そのプログラムをプログラムメモリに記憶させておく必要がある。し たがって、プログラムメモリの容量を無駄に使用し、プログラムメモリの有効利 用を図ることができないという新たな問題が発生する。 なお、この場合、同一内容の処理については、サブルーチンとしてプログラム を組むことも考えられるが、サブルーチンとすると、サブルーチンのコール命令 やリターン命令のためにプログラムの処理ステップが増加し、結局、処理速度が 低下するという問題がある。

【０００７】 そこで、本願考案は、演算結果で生じるキャリー、データ及びオーバーフロー 等の信号を使用してジャンプ先を変える場合、当該演算の結果生じるキャリーフ ラグ、データフラグ及びオーバーフロー等を必要な処理サイクルだけ保持できる ようにし、ジャンプ先を変える処理サイクルで、所持したフラグに基づいてジャ ンプ先を変えるようにし、プログラムメモリの有効利用を図りつつ、処理サイク ルの短縮化を行ない、処理速度を向上させることを目的としている。

【０００８】

【課題を解決するための手段】

上記目的を達成するため、 請求項１記載の考案は、 信号処理装置が、 プログラムメモリと、 プログラムメモリから出力されるオペレーションデータに対応するオペレーシ ョンを実行する演算手段と、 演算手段の演算結果によりフラグを設定するとともに、プログラムメモリから 出力されたオペレーションデータに基づいて該フラグの設定状態を制御するフラ グ設定手段と、 該フラグ設定手段の設定したフラグの状態に応じてプログラムメモリのアドレ スを設定するアドレス制御手段と、 を備え、オペレーションの実行結果及びオペレーションデータに基づいてプロ グラムメモリのアドレス設定を可能としたことを特徴としている。

【０００９】

【作用】

請求項１記載の考案によれば、 信号処理装置は、プログラムメモリから出力されたオペレーションデータを、 このオペレーションデータに対応するオペレーションを演算手段により実行する 。演算手段で演算処理が行なわれると、フラグ設定手段は、この演算手段の演算 結果に基づいてこのフラグを設定するとともに、プログラムメモリから出力され たオペレーションデータに基づいてフラグの設定状態を制御し、設定したフラグ をアドレス制御手段に出力する。アドレス制御手段は、フラグ設定手段の設定し たフラグの状態に応じてプログラムメモリのアドレスを設定する。 したがって、オペレーションの実行結果及びオペレーションデータに基づいて フラグ設定手段によりフラグを適宜設定し、フラグ設定手段の設定したフラグに 基づいてアドレス制御手段によりプログラムメモリのアドレス設定を行なうこと ができる。その結果、演算結果で生じるキャリー、データ及びオーバーフロー等 の信号を使用してジャンプ先を変える場合、当該演算の結果生じるキャリーフラ グ、データフラグ及びオーバーフラグ等を必要な処理サイクルだけ保持し、ジャ ンプ先を変える処理サイクルで、所持したフラグに基づいてジャンプ先を変える ことができる。したがって、プログラムメモリの有効利用を図りつつ、処理サイ クルの短縮化を行なうことができ、処理速度を向上させることができる。

【００１０】

【実施例】

以下、本願各考案を実施例に基づいて説明する。 図１〜図３は、本願考案の信号処理装置の一実施例を示す図である。

【００１１】 図１は、本願考案の信号処理装置１の回路構成図であり、信号処理装置１は、 プログラムメモリ２、オペレーションラッチ３、ラッチ４、加減算器５、乗算器 ６、アキュムレータＡcc７、レジスタＡ８、レジスタＢ９、レジスタＣ10、ＲＡ Ｍα11、ＲＡＭβ12、アドレス制御回路13、アドレスラッチ14及びフラグ制御回 路15等を備えている。これら各部はバスや信号線により接続されている。 プログラムメモリ２は、アドレスラッチ14を介してアドレス制御回路13から入 力される次オペレーションアドレスにより指定されたアドレスのオペレーション データをオペレーションラッチ３に出力し、オペレーションラッチ３は、このオ ペレーションデータをクロックφ₂のタイミングでラッチして、ラッチ４及びア ドレス制御回路13に出力する。また、プログラムメモリ２は、図示しないが、イ ンストラクションデコーダを備えており、オペレーションラッチ３に出力するオ ペレーションの内容を解読して、命令にフラグ保持命令が付加されていると、オ ペレーションラッチ３にフラグ保持信号を出力する。オペレーションラッチ３は 、フラグ保持信号が入力されると、同様にクロックφ₂のタイミングでラッチし てフラグ制御回路15に出力する。

【００１２】 ラッチ４は、クロックφ₁のタイミングでオペレーションラッチ３からのオペ レーションデータをラッチし、加減算器５及び乗算器６に出力する。 加減算器５及び乗算器６は、オペレーションの内容に応じて、データをレジス タＡ８、レジスタＢ９から読み出し、必要な演算処理を行なって、演算結果をア キュムレータＡcc７及びレジスタＡ８、レジスタＢ９、レジスタＣ10あるいはＲ ＡＭα11やＲＡＭβ12に出力する。したがって、加減算器５及び乗算器６は、全 体として、オペレーションデータラッチ３にラッチしたオペレーションを実行す る演算手段を構成している。

【００１３】 ＲＡＭα11及びＲＡＭβ12には、一連のオペレーションの処理結果等が格納さ れる。 アドレス制御回路（アドレス制御手段）13は、オペレーションラッチ３を介し て入力されるプログラムメモリ２からのオペレーションデータに基づいてプログ ラムメモリ２のオペレーションアドレスを設定し、アドレスラッチ14を介して次 のオペレーションアドレスをプログラムメモリ２に出力する。アドレス制御回路 13は、オペレーションアドレスの設定に際して、フラグ制御回路15からのフラグ を参照し、フラグに対応したオペレーションアドレスを設定する。

【００１４】 フラグ制御回路（フラグ設定手段）15は、ラッチ21、22、ＮＯＲ回路23及びイ ンバータ24を備えており、そのラッチ22には、オペレーションラッチ３からのフ ラグ保持信号が入力さる。またフラグ制御回路15のラッチ22には、クロックφ₁ が入力されており、ラッチ22は、クロックφ₁に同期してフラグ保持信号をラッ チして保持信号ＨとしてＮＯＲ回路23に出力する。ＮＯＲ回路回路23には、さら にインバータ24を介してクロックφ₂が入力されており、ＮＯＲ回路23は、ラッ チ22からの保持信号Ｈが０のとき、クロックφ₂のタイミングでラッチ21にフラ グラッチクロックを出力して、ラッチをかける。ラッチ21は、ラッチがかかると 、加減算器５から入力されているキャリーをラッチしてアドレス制御回路13にフ ラグとして出力する。

【００１５】 次に作用を説明する。 図１の信号処理装置１は、プログラムメモリ２が、アドレス制御回路13からア ドレスラッチ14を介して入力されるアドレスに従って、オペレーションデータを 出力し、このオペレーションデータをオペレーションラッチ３がクロックφ₂の タイミングでラッチして、ラッチ４及びアドレス制御回路13に出力する。このと きプログラムメモリ２は、内蔵のインストラクションデコーダにより、オペレー ションラッチ３に出力するオペレーションの内容を解読して、命令にフラグ保持 命令が付加されていると、オペレーションラッチ３にフラグ保持信号を出力する 。

【００１６】 ラッチ４は、入力されるオペレーションデータをクロックφ₁のタイミングで ラッチして、加減算器５及び乗算器６に出力する。加減算器５及び乗算器６は、 オペレーションデータの内容に応じて、アキュムレータＡcc７及びレジスタＡ、 レジスタＢ、レジスタＣ等を使用して演算処理を行ない、演算結果をレジスタＡ 、レジスタＢ、レジスタＣ及びＲＡＭα11やＲＡＭβ12等に格納する。

【００１７】 加減算器５は、演算結果によりキャリーが発生すると、発生したキャリーをフ ラグ制御回路15に出力し、フラグ制御回路15は、入力されるキャリーをオペレー ションラッチ３からのフラグ保持信号に応じて、クロックφ₂のタイミングでラ ッチして、アドレス制御回路13にフラグ（本実施例の場合、キャリーフラグ）を 出力する。

【００１８】 アドレス制御回路13は、次アドレスを演算して、ラッチ14に出力するが、フラ グ制御回路13から入力されるフラグを判断して、次アドレスを演算処理する。

【００１９】 信号処理装置１は、上記処理をクロックφ₂からクロックφ₂を１命令サイクル として実行し、その中間にクロックφ₁が入力される。

【００２０】 いま、処理内容として、「レジスタＡとレジスタＢの値を比較し、Ａ＜Ｂの場 合には、（Ａ＋１）×３＋５の演算結果をＲＡＭαに書き込み、Ａ≧Ｂの場合に は、（Ａ＋１）×３＋５の結果をＲＡＭβに書き込む。」処理を行なうものとす ると、信号処理装置１は、図２及び図３に示すように、サイクル１のクロックφ 2でプログラムメモリ２からのオペレーションデータをオペレーションラッチ３ でラッチし、ラッチ４及びアドレス制御回路13に出力する。このオペレーション の内容は、レジスタＡからレジスタＢを減算し、その演算結果をアキュムレータ Ａcc７に格納するというものである（ステップＳ１）。この演算処理は、加減算 器５で行なわれ、その演算結果をアキュムレータＡcc７に格納する。

【００２１】 サイクル２では、図２に示すように、加減算器５の演算結果をクロックφ₁の タイミングで発生するアキュムレータラッチクロックによりアキュムレータＡcc ７に格納され、フラグ制御回路15が、加減算器５による演算結果により発生する キャリーを、サイクル２のクロックφ₂のタイミングでラッチして、キャリーフ ラグをアドレス制御回路13に出力する。サイクル２でのオペレーションの内容は 、アキュムレータＡcc７の内容にレジスタＢの内容を加算し、その演算結果をア キュムレータＡcc７に格納するというものである（ステップＳ２）。またこのと きの命令には、図２に示すように、フラグ保持命令が付加されており、プログラ ムメモリ２のインストラクションデコーダは、フラグ保持命令を解読して、オペ レーションラッチ３にフラグ保持信号を出力する。オペレーションラッチ３は、 このフラグ保持信号をクロックφ₂のタイミングでラッチしてフラグ制御回路15 に出力し、フラグ制御回路15は、そのラッチ22が、クロックφ₁のタイミングで ラッチして保持信号ＨをＮＯＲ回路23に出力する。

【００２２】 サイクル３では、アキュムレータＡcc７の内容に「１」を加算し、その演算結 果をアキュムレータＡcc７に格納する処理を行なう（ステップＳ３）。このとき 、フラグ制御回路15は、そのＮＯＲ回路23に保持信号Ｈが入力されているため、 図２に示すように、クロックφ₂がインバータ24を介して入力されても、フラグ ラッチクロックがラッチ21に入力されず、ラッチ21は、ラッチの切り換えを行な わず、サイクル１でのキャリーフラグを保持し続ける。

【００２３】 同様に、サイクル４で、アキュムレータＡcc７の内容に「３」を乗算し、その 演算結果をアキュムレータＡcc７に格納する（ステップＳ４）。このときも同様 に、フラグ制御回路15は、サイクル１でのキャリーフラグを保持し続ける。 さらに、サイクル５で、アキュムレータＡcc７の内容に「５」を加算し、その 演算結果をアキュムレータＡcc７に格納する（ステップＳ５）。このときも同様 に、フラグ制御回路15は、サイクル１でのキャリーフラグを保持し続ける。

【００２４】 サイクル６で、キャリーフラグの判定処理（Judge）を行ない（ステップＳ６ ）、キャリーフラグの判定結果に基づいてアドレス制御回路13が、アドレスを指 定する。すなわち、フラグ制御回路13は、上述のように、ステップＳ１（サイク ル１）で発生したキャリーフラグをステップＳ６（サイクル６）まで保持し続け 、アドレス制御回路13は、サイクル６で、このキャリーフラグの判定を行なう。 キャリーフラグが１のときには、所定のアドレス、例えば、＄１００を指定し、 そのアドレスのオペレーション、すなわちアキュムレータＡcc７の内容をＲＡＭ α11に格納する処理を行なう（ステップＳ７）。また、キャリーフラグが０のと きには、所定のアドレス、例えば、＄２００を指定し、そのアドレスのオペレー ション、すなわちアキュムレータＡcc７の内容をＲＡＭβ12に格納する処理を行 なう（ステップＳ８）。

【００２５】 なお、上記実施例にあっては、加減算器５のキャリーによりアドレス設定を行 なっているが、これに限るものではなく、演算結果で生じるキャリー、データ及 びオーバーフロー等の情報に基づいて、アドレス設定を行なう場合にも同様に適 用することができる。

【００２６】 このように、本願考案によれば、オペレーションの実行結果及びオペレーショ ンデータに基づいてフラグ設定手段（フラグ制御回路15）によりフラグを適宜設 定し、フラグ設定手段の設定したフラグに基づいてアドレス制御手段（アドレス 制御回路13）によりプログラムメモリのアドレス設定を行なうことができる。し たがって、演算結果で生じるキャリー、データ及びオーバーフロー等の信号を使 用してジャンプ先を変える場合、当該演算の結果生じるキャリーフラグ、データ フラグ及びオーバーフラグ等を必要な処理サイクルだけ保持し、ジャンプ先を変 える処理サイクルで、所持したフラグに基づいてジャンプ先を変えることができ る。その結果、プログラムメモリの有効利用を図りつつ、処理サイクルの短縮化 を行なうことができ、処理速度を向上させることができる。

【００２７】

【考案の効果】

請求項１記載の考案によれば、 オペレーションの実行結果及びオペレーションデータに基づいてフラグ設定手 段によりフラグを適宜設定し、フラグ設定手段の設定したフラグに基づいてアド レス制御手段によりプログラムメモリのアドレス設定を行なうことができる。し たがって、演算結果で生じるキャリー、データ及びオーバーフロー等の信号を使 用してジャンプ先を変える場合、当該演算の結果生じるキャリーフラグ、データ フラグ及びオーバーフラグ等を必要な処理サイクルだけ保持し、ジャンプ先を変 える処理サイクルで、所持したフラグに基づいてジャンプ先を変えることができ る。その結果、プログラムメモリの有効利用を図りつつ、処理サイクルの短縮化 を行なうことができ、処理速度を向上させることができる。

【図面の簡単な説明】

【図１】本考案による信号処理装置の回路構成図。

【図２】本考案による信号処理を示すタイミングチャー
ト。

【図３】本考案による信号処理を示すフローチャート。

【図４】従来の信号処理装置による信号処理の一例を示
すフローチャート。

【図５】従来の信号処理装置による信号処理の他の例を
示すフローチャート。

【符号の説明】

１ 信号処理装置 ２ プログラムメモリ ３ オペレーションラッチ ４ ラッチ ５ 加減算器 ６ 乗算器 ７ アキュムレータＡcc ８、９、10 レジスタ 11 ＲＡＭα 12 ＲＡＭβ 13 アドレス制御回路 14 アドレスラッチ 15 フラグ制御回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 プログラムメモリと、プログラムメモリ
   から出力されるオペレーションデータに対応するオペレ
   ーションを実行する演算手段と、演算手段の演算結果に
   よりフラグを設定するとともに、プログラムメモリから
   出力されたオペレーションデータに基づいて該フラグの
   設定状態を制御するフラグ設定手段と、該フラグ設定手
   段の設定したフラグの状態に応じてプログラムメモリの
   アドレスを設定するアドレス制御手段と、を備え、オペ
   レーションの実行結果及びオペレーションデータに基づ
   いてプログラムメモリのアドレス設定を可能としたこと
   を特徴とする信号処理装置。