JPH03282928A - アドレス制御型情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、情報処理装置に関し、特に大量の処理対象に
対し、何等かの処理を行ってこれを格納するにあたり、
処理結果を格納すべきアドレスを計算する手間とバスの
設計及び動作時の負担を著しく軽減する新規なアドレス
計算機構を備えた情報処理装置に係わる。

（従来の技術及び発明が解決しようとする課題）従来の
情報処理装置は、第３図にブロック図が示され、第４図
にその動作が示されたコンピュータのように、命令アド
レスレジスタ（プログラムカウンタ）３１０、データア
ドレスレジスタ３０４を有している。この情報処理装置
では、まず命令をフェッチし、続いてオペランドをフェ
ッチあるいは処理結果を格納するに際し、命令が格納さ
れているアドレスやオペランドが格納されているアドレ
スそして処理結果を格納するアドレスは、いずれも、ソ
フトウェア（プログラム）による指示に従って、そのつ
ど計算を行っていた。すなわち、命令のフェッチに際し
ては、まずステップ４３３で命令が格納されているアド
レスを計算して命令アドレスレジスタ３１０にこれをセ
ットしてから命令フェッチを行い、この命令がオペラン
ドフェッチの命令であれば、ステップ４３７でそのアド
レスを計算してデータアドレスレジスタ３０４にこれを
セットしてデータ（オペランド）をデータレジスタ３０
８にフェッチし、計算結果格納の命令であれば、格納す
べきアドレスを、ステップ４３９で計算してデータアド
レスレジスタ、３０４にこれをセットし、データレジス
タ３０８に格納されている最新の内容をデータバス３０
３を介して主記憶装置３０１に格納するという動作を行
っていた。

従来技術において、上述の動作の類似し、よりアドレス
の計算が単純な場合でも、計算手段は機械語命令のひと
つとして提供されているにすぎなかった。すなわち２オ
ペランド命令で、その一方のオペランドが格納されてい
たアドレスに、処理。

たとえば２つのオペランドの加真の結果を重ねて格納す
るという機械語命令の場合、あらためて処理結果を格納
するアドレスを計算する手間はないが、この命令自体の
読みだしは前記のような命令フェッチによって行われ、
しかも、この命令実行のあとは通常側の命令を実行する
から、全体としては、アドレス計算の手間が特に軽減さ
れているとはいえなかった。

上述したように、従来の情報処理装置においては、中央
処理装置の貴重なＣＰＵ時間の多くが、アドレスの計算
、第４図では４３３，４３７゜４３９のステップに費や
され、しかも、中央処理装置から外部に出ているアドレ
スバスの内容が、命令が格納されているアドレス、オペ
ランドが格納されているアドレス、処理結果を格納する
アドレスと大きく変化するから、この変化を実現するた
めのハードウェア量が増加し、消費電力も多くなるとい
う問題があった。

従って、たとえば通信ネットワーク内などにおいて、大
量のデータを対象に処理を行って大量の結果を得、それ
をできれば各処理時間程度かそれ未満のきわめて短い時
間で、逐次処理とほぼ並行して格納したいという要求が
ある場合、従来技術はまったく不十分といわざるを得な
かった。

処理対象と処理結果それぞれを格納するアドレスを異な
るバスを用いて出力できる、あるいは極端な場合、これ
らが異なる記憶装置に格納されている場合ならば、ハー
ドウェアの増加を考慮しないという前提で、単に、アド
レス計算機構を、読みだしと格納で別にもてば、並列化
は可能である。

しかし、特にＬＳＩによる実現を考えた場合、バスのビ
ット幅を倍以上に広げることは現実的ではないし、同一
のバスを用い、同一の記憶装置に結果を格納したいとい
う制約はしばしば生しる。

本発明の目的は、前述したようなアドレス計算の負担を
可能なかぎり軽減し、大量のデータに対する大量の処理
結果を、逐次処理をすすめるのとほぼ同時に、並行して
格納し、しかも、アドレスバスも主記憶装置も単一のま
まにとどめおくことを可能ならしめるアドレス計算機構
を備えた情報処理装置を提供することにある。

（課題を解決するための手段） 上記の課題を解決する。ために、本発明は下記のように
構成される。

すなわち、本発明は、処理対象および処理結果を格納す
る主記憶装置と前記処理対象について所要の処理を行う
中央処理装置とから構成され、各処理対象が格納されて
いるアドレスを、全く修正しない場合を含めて、 （１）単純なシフト、 （２）上位、中位若しくは下位ビットの挿入または修正
、 （３）全ビットまたはその一部の反転、（４ン　前記（
１）、（２）、（３）の組合せという単純な制約を施し
て得られる結果をもって、処理結果を格納するアドレス
とすることを特徴とすることで構成される。

（実施例） 第１図は本発明の一実施例の構成を示すブロック図、第
２図はその動作を示すフローチャートである。

この実施例では、処理の内容は予め適当な手段で中央処
理装置内の命令レジスタ１０６に伝達されている、ある
いは処理対象自身が、その特定のフィールドの内容など
によって処理内容を定めていることを前提としている。

処理を行いながら結果を格納してゆくという動作は以下
のように行われる。まず第２図のステップ２３１におい
て処理対象が格納されているアドレスを計算してアドレ
スレジスタ１０４にこれをセットして処理対象をデータ
レジスタ１０８にフェッチする。これに対しては、同図
の演算回路１０７によって処理が施された後、ステップ
２３３に示され、命令レジスタ１０６からの信号線１０
９からの指示に従い、演算回路１０５によって実現され
るアドレスの制御、すなわち、本発明の（１）単純なシ
フトあるいは（２）上位、中位若しくは下位ビットの挿
入または修正、（３）全ビットまたはその一部の反転、
（４）前記（１）、（２）、（３）の組合せという単純
な制御を行ってアドレスバス１０２上のアドレスをつく
り、データバス１０３を介して、データレジスタ１０８
に格納されている処理結果を主記憶装置１０１に格納す
ることになる。

上記アドレスの制御として具体的に、たとえば、再下位
のビット反転を行うと処理対象、処理結果が偶数番地、
奇数番地に格納されることになり、再上位ビットの反転
を行うと、処理対象、処理結果は主記憶の空間の前半、
後半に格納されることになる。これらの場合は、制御は
きわめて単純なため、命令レジスタ１０６からの信号線
１０９は特に用いずに済ませることができる。

処理対象と処理結果のサイズの相違は、この制御の内容
で調整することができる。この場合には、第２図の処理
対象のフェッチや処理結果の格納が、適宜数ステップに
わたって繰り返されるのが自然だが、バスバンド幅が十
分ならば、フェッチ、格納をいずれも一回で済ませるこ
ともできる。

本発明は、極端な場合として、処理対象が失われてよく
、処理結果のサイズが処理対象のそれ以下であるならば
、格納されていたアドレスにそのまま処理結果を格納す
ることで、いかなる制御も行わないという場合を含む。

本発明をＬＳＩで実現する場合は、第１図の破線１２０
が自然な境界になる。レジスタ１０４から出力されてい
るアドレスはひとつの処理対象の読み込みが行われ処理
結果の格納が行われるまでの間固定されたままで良いか
ら、信号値変化による消費電力の増加をおさえることが
できることはもちろん、アドレス制御用の信号線１０９
は多くの場合ビット幅がきわめて少なくて済むために、
チップから外に出る、アドレス関連のバスの幅も小さく
抑えることができる。

本発明の変形として、アドレスの制御を２度行い、上記
実施例のように命令を予め与えておくのではなく、命令
のフェッチと、処理対象のフェッチ、処理結果の格納と
いう３段階に分けた動作を行い、同様な効果を期待する
ことが可能なことは容易に類推できる。

（発明の効果） 以上に説明したように本発明には、 アドレス計算のための、ハードウェア量と時間的な負担
が軽減され、大量のデータに対する大量の処理結果を、
逐次処理をすすめるのとほぼ同時に、並行して格納し、
しかも、アドレスバスも主記憶装置も単一のままにとど
めおくことを可能ならしめるアドレス計算機構を備えた
情報処理装置を提供可能ならしめるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
その動作を示すフローチャート、第３図は従来技術を示
すブロック図、第４図はその動作を示すフローチャート
である。 １００・・・処理内容伝達手段、１０１，３０１・・・
主記憶装置、１０２，３０２・・・アドレスバス、１０
３．３０３・・・データバス、１０４・・・アドレスレ
ジスタ、１０５・・・アドレス制御回路、１０６゜３０
６・・・　命令レジスタ、１０７，３０７・・・演算回
路、１０８，３０８・・・データレジスタ、１０９・・
・アドレス制御用信号線、１２０，３２０・・・主記憶
装置と中央処理装置の境界、３０４・・・データアドレ
スレジスタ、３１０・・・命令アドレスレジスタ、３１
１・・・命令アドレス計算回路、３１２・・・データア
ドレス計算回路。

Claims (1)

1. 【特許請求の範囲】 処理対象および処理結果を格納する主記憶装置と前記処
   理対象について所要の処理を行う中央処理装置とから構
   成され、各処理対象が格納されているアドレスを、全く
   修正しない場合を含めて、（１）単純なシフト、 （２）上位、中位若しくは下位ビットの挿入または修正
   、 （３）全ビットまたはその一部の反転、または（４）前
   記（１）、（２）、（３）の組合せという単純な制御を
   施して得られる結果をもって処理結果を格納するアドレ
   スとすることを特徴とするアドレス制御型情報処理装置
   。