JPH041286B2 - - Google Patents

Description

【発明の詳細な説明】 ＜本発明の産業上の利用分野＞ この発明は、菓子、果物、野菜などのように
個々の重量にバラツキのある物品を、ほぼ一定重
量となるように、複数個ひとまとめにして袋詰め
などを行なう際に使用される、組合せ計量機の組
合せ選定回路に関する。

＜従来技術＞ 個々の重量にバラツキのある物品を、設定重量
分だけひとまとめにしようとしても、目標重量と
の間に誤差が生じる。このため、常にできるだけ
設定重量との誤差を少なくしてひとまとめにする
ためのものとして従来より組合せ計量機が用いら
れている。

即ち、組合せ計量機では、第１図に示すように
複数の計量ホツパ１₁〜１_oに被計量物を順次供給
し、各計量ホツパ１₁〜１_oごとに設けた計量器２
_１〜２_oによつて、収納された被計量物をそれぞれ
計量し、各計量機２₁〜２_oの計量値を組合せ選定
回路３に入力してすべての組合せごとの組合せ重
量を演算し、演算によつて得られたすべての組合
せ重量のうちの目標重量との差が最も小となる計
量ホツパの組合せを選定する。そして、このよう
にして選定された組合せの複数の計量ホツパ内の
被計量物を集合シユートなどに排出してひとまと
めにする。

この組合せ選定回路３としては、カウンタで構
成される組合せ発生器の出力パターンで選択され
た計量信号を一括加算した値から目標設定値の減
算を行なう加減算器の出力が、負で最小となる
（目標設定値を越える最小の組合せ重量となる）
組合せを見つけるように構成されたものが従来よ
り知られている（特開昭57−94617号）。

＜解決しようとする課題＞ しかしながら、このようにアナログ式の加減算
器で組合せ重量の加算と目標設定値の減算を一度
に行なう組合せ選定方法は、速い演算速度を有し
ている半面、加減算器のドリフト等による計量誤
差を生じやすい。

このため、特に、計量の精度が要求される組合
せ計量機では、記憶された計量値をデイジタルデ
ータとして扱い、演算による誤差を防ぐことが望
まれる。

ところが、前記のような演算の方法をデイジタ
ル回路で構成しようとすると、組合せパターンに
対応した複数の計量値データを全加算器（フルア
ダー）で一括加算し、その加算データから目標重
量データをデイジタル減算器で減じるように構成
しなければならない。

この場合、全加算器としては、加算する計量値
データの総数がｎで計量値データのビツト数がｍ
のとき、各桁ｎビツト入力でｍ桁の全加算器が必
要となり、多いホツパ数（ｎに相当）で高い計量
分解能（ｍに相当）が要求される組合せ計量機で
は、、この全加算器の回路規模が極めて膨大にな
つてしまう。

本発明は、この課題を解決した組合せ計量機の
組合せ選定回路を提供することを目的としてい
る。

＜課題を解決するための手段＞ 前記課題を解決するために本発明の組合せ計量
機の組合せ選定回路は、 複数の計量器で計量された被計量物の計量値デ
ータを記憶する複数の記憶回路と、 複数の記憶回路に記憶された計量値データのう
ち、組合せパターンに対応した計量値データを１
つずつ順番に選択した後、組合せパターンを変更
する計量値選択手段と、 目標重量データを設定する目標重量設定手段
と、目標重量設定手段に設定された目標重量デー
タを組合せパターンが変わるごとに初期値として
記憶するレジスタと、 計量値選択手段によつて選択された計量値デー
タを１つ受ける毎に、この計量値データをレジス
タの記憶値からデイジタル減算し、この減算結果
をレジスタへ更新記憶させる減算手段と、 レジスタの記憶値を記憶するための旧結果記憶
手段と、 計量値データの繰返し減算中に、零または最初
に負となるレジスタの記憶値が、旧結果記憶手段
に記憶されている記憶値より零に近いとき、レジ
スタの記憶値を旧結果記憶手段に更新記憶させる
比較手段と、 旧結果記憶手段の記憶値が更新される毎に、こ
の新たな記憶値に対応する組合せパターンを記憶
する組合せ記憶回路とを備えている。

＜作用＞ したがつて、１つの組合せパターンに対応した
計量値データが、１つ減算手段に入力されると、
その計量値データが目標重量データを初期値とし
て記憶しているレジスタの記憶値から減算され、
減算結果がレジスタに記憶更新される。この減算
が１つの組合せパターンに対応する計量データ１
つずつについて繰返しなされているときに、零ま
たは最初に負となるレジスタの記憶値が、旧結果
記憶手段に記憶されている記憶値より零に近い
と、レジスタの記憶値が旧結果記憶手段に更新記
憶されるとともに、対応する組合せパターンが記
憶更新される。

＜本発明の実施例＞ 以下、図面に基いて本発明の一実施例を説明す
る。

第２図は本発明の一実施例を示している。

同図において、１１₁〜１１_oは計量ホツパ１₁
〜１_oに供給された被計量物の重量を計量する計
量器２₁〜２_oからの重量値信号をそれぞれ記憶す
る記憶回路、１２₁〜１２_oはスイツチ群、１３
は、スイツチ群１２₁〜１２_oとともに計量値選択
手段を構成するスイツチ制御回路であり、スイツ
チ群１２₁〜１２_oを制御して組合せパターンに基
づいてスイツチ群１２₁〜１２_oを選択して１つず
つ順次ONさせる。

スイツチ制御回路１３は、１〜ｎの出力端子か
らクロツク入力ごとに“１”が１からｎへとシフ
トして出力されるライン選択用シフトレジスタ１
４（以下、シフトレジスタ１４と記す）と、１〜
ｎの出力端子から１を最下位桁とする２進級を、
クロツク入力ごとに１アツプして出力する組合せ
パターン作成用カウンタ１５（以下、カウンタ１
５と記す）と、シフトレジスタ１４及びカウンタ
１５の各１〜ｎの出力の論理積をとつてスイツチ
群１２₁〜１２_oをそれぞれONさせるアンドゲー
ト群１６とによつて構成されている。

１７は目標重量を設定する目標重量設定回路、
１８はレジスタ１９に一時記憶された値からスイ
ツチ群１２₁〜１２_oを介して入力される記憶回路
１１₁〜１１_oのいずれかの計量値を順次減算する
減算器、１９はスイツチ２０を介してまず目標重
量設定回路１７の目標重量を初期記憶して減算器
１８へ出力し、減算器１８の出力値をスイツチ２
１を介して記憶すると共に、この記憶値が零又は
負になると、この記憶値を比較器２３へ出力する
レジスタである。なおスイツチ２１はパルス信号
φ₂によつてONする。

２２は減算器１８の減算結果を比較して、減算
器１８の出力値が零又は負の値となる出力値のう
ち、絶対値が最小となる計量ホツパ１₁〜１_oの組
合せを判定する組合せ判定回路である。

組合せ判定回路２２は、スイツチ２４を介し
て、予め最大値設定回路２４に設定された適宜の
値（最大値）を記憶し、比較器２３の出力が生じ
るとONするスイツチ２６を介してレジスタ１９
の記憶値を更新記憶する旧結果記憶回路２７と、
レジスタ１９の記憶値の絶対値と旧結果記憶回路
２７の記憶値の絶対値とを比較し、レジスタ１９
の記憶値の絶対値が小の場合に出力を生じてスイ
ツチ２６をONさせると共に、組合せ記憶回路３
０に計量ホツパの組合せをラツチさせる比較器２
３と、１〜ｎの出力端子からクロツク入力ごとに
１からｎへと“１”が増加して出力する組合せ結
果選択用シフトレジスタ２８（以下、シフトレジ
スタ２８と記す）と、カウンタ１５及びシフトレ
ジスタ２８の各１〜ｎ出力の論理積をとるアンド
ゲート群２９と、比較器２３の出力が生じたとき
のアンドゲート群２９の１〜ｎの出力端子の出力
状態をラツチする組合せ記憶回路３０とによつて
構成されている。

３１はパルス信号φ₁及びインバータ３２を介
したカウンタ１５のキヤリー端子の出力との論理
積をとり、キヤリー端子出力が“０”の間、パル
ス信号φ₁をシフトレジスタ１４及びシフトレジ
スタ２８のクロツク入力端子に入力させるアンド
回路、３３はシフトレジスタ１４のオーバーフロ
ー信号及びカウンタ１５のキヤリー信号との論理
積をとつてEND信号を出力するアンド信号であ
る。

なおシフトレジスタ１４のオーバーフロー信号
は、カウンタ１５のクロツク信号、シフトレジス
タ２８のロード信号として使われると共に、スイ
ツチ２０をONさせる信号としても使われる。

パルス信号φ₁，φ₂は第３図に示すように同一
周波数でφ₂の位相が遅れた関係になつている。

次に上記実施例の動作を説明する。

(1) 計量ホツパ１₁〜１_oに供給された被計量物の
重量はそれぞれ計量器２₁〜２_oで計量され、各
計量値はそれぞれ記憶回路１１₁〜１１_oに記憶
される。

スタート信号によつてカウンタ１５は初期セ
ツトされて１〜ｎの出力はすべて“０”にな
る。また、このスタート信号によつてスイツチ
２５がONし、旧結果記憶回路２７には最大値
が記憶される。また前回終了時のシフトレジス
タ１４のオーバーフロー出力によつてスイツチ
２０がONして、レジスタ１９には目標重量設
定回路１７の目標重量が記憶される。また、こ
のオーバーフロー出力はシフトレジスタ２８及
びシフトレジスタ１４のロード入力端子に入力
し、このためシフトレジスタ１４，２８は初期
セツトされて両者の出力端子１のみが“１”、
他が“０”になつている。

(2) パルス信号φ₁はアンド回路３１を通過し
（カウンタ１５のキヤリー出力が“０”、インバ
ータ３２の出力が“１”）、シフトレジスタ１
４，２８のクロツク入力端子に入力する。

このため、シフトレジスタ１４の出力は、パ
ルス信号φ₁に対応して出力“１”が出力端子
１からｎ側へとシフトされる。また、シフトレ
ジスタ２８の出力は、パルス信号φ₁に対応し
て出力“１”が出力端子１からｎ側へと１つず
つ増えて行く。

(3) しかして、カウンタ１５の出力はすべて
“０”であるから、アンドゲート群１６の出力
はすべて“０”である。このため、スイツチ群
１２₁〜１２_oはすべてOFFのままになつてい
る。このため減算器１８へ記憶回路１１₁〜１
１_oの計量信号は入力しないので、レジスタ１
９の内容は目標重量が保持される。

(4) シフトされてシフトレジスタ１４の出力端子
ｎが“１”になつた後、次のクロツク入力時に
オーバーフロー出力が“１”となり、このオー
バーフロー出力はシフトレジスタ２８のロード
入力端子に入力してシフトレジスタ２８は初期
セツトされると共に、カウンタ１５のクロツク
入力端子に入力して、カウンタ１５は２進数の
１となり出力端子１のみが“１”となる。

(5) このようにしてオーバーフロー出力“１”が
出力するたびにカウンタ１５は２進数で１から
１つずつアツプし、第４図に示すように出力端
子１〜ｎの出力状態が変化する。

(6) 例えばカウンタ１５の出力が第５図ｂのよう
に出力端子１，２，４，５，８…が“１”にな
つているとすると、シフトレジスタ１４の出力
“１”は出力端子１からｎへとシフトされるの
で、出力端子１が“１”のとき、カウンタ１５
の出力端子１の出力“１”との論理積によつて
アンドゲート群１６はスイツチ１２₁をONさ
せる。すると記憶回路１１₁に記憶された計量
値が減算器１８へ入力してレジスタ１９に記憶
された目標重量からこの計量値が減算され、パ
ルス信号φ₁によつてスイツチ２１がONして、
レジスタ１９には目標重量の代りにこの減算結
果が記憶される。次にシフトレジスタ１４の出
力端子２が“１”になると、スイツチ１２₂が
ONして同様にレジスタ１９の内容から記憶回
路１１₂に記憶された計量値が減算され、以下
同様にシフトレジスタ１４の出力端子４，５が
“１”になる度に同様の減算がおこなわれる。

そして、この減算によつてレジスタ１９の内
容が零又は負になると、レジスタ１９の内容は
比較器２３へ出力され、旧結果記憶回路２７に
記憶された最大値と比較される。レジスタ１９
の出力値の絶対値が小の場合には比較器２３か
ら出力が生じてスイツチ２６がONして旧結果
記憶回路２７にはレジスタ１９の出力値が記憶
されると共に、組合せ記憶回路３０の内容をラ
ツチする。組合せ記憶回路３０にはカウンタ１
５の出力とシフトレジスタ２８の出力との論理
積がアンドゲート群２９から出力されている
が、シフトレジスタ２８の出力は“１”が出力
端子１からｎへと第５図ｃのように１つずつ増
えていくから、組合せ記憶回路３０には第５図
ｄのように減算器１８へ入力した計量ホツパに
対応したアンドゲート群２９の出力端子、例え
ば１，２，４，５が“１”、他が“０”の状態
が記憶される。

以後の計量値データの減算では、レジスタ１
９の記憶値が負方向に大きくなつていくため、
旧結果記憶回路２７の記憶値の更新はなされな
い。

そしてシフトレジスタ１４からオーバーフロ
ー出力“１”が生じると、カウンタ１５の内容
は１アツプすると共に、スイツチ２０がONし
てレジスタ１９には再び目標重量が記憶され、
シフトレジスタ１４の出力“１”のシフトに従
つて同様にカウンタ１５による組合せパターン
での減算が行なわれる。

(7) このようにカウンタ１５が１アツプするごと
にシフトレジスタ１４でスキヤンして減算を行
ない、減算結果が零又は負になると旧結果と比
較器２３で比較され、絶対値が小の場合にはそ
のレジスタ１９の出力値が旧結果記憶回路２７
に更新記憶され、組合せ記憶回路３０にその組
合せが更新記憶される。

(8) このようにしてカウンタ１５の出力端子全部
が“１”になるまで減算、比較が行なわれ、カ
ウンタ１５からキヤリー出力１が生じ、シフト
レジスタ１４のオーバーフロー出力１が生じた
ときにアンド回路３３からEND信号が出力さ
れ、組合せ選定が終了する。

(9) この結果、組合せ記憶回路３０に最終的にラ
ツチされた組合せの複数の計量ホツパが解放さ
れ、それらから排出された被計量物がひとまと
めにされる。排出後は再びそれらの計量ホツパ
には被計量物が供給され、再びスタート信号が
生じて次の組合せ選定がなされる。

＜本発明の効果＞ 以上説明したように、本発明の組合せ機計量機
の組合せ選定回路では、各記憶回路に記憶された
被計量物の計量値データのうち、組合せパターン
１つの組合せパターンに対応した計量値データ
を、１つずつ順番に選択して減算手段へ出力させ
て、目標重量から計量値データを１つずつ繰返し
減算し、零または最初に負となつたときの減算結
果が、それ以前の結果より零に近いとき、この新
たな減算結果とともに対応する組合せパターンを
記憶更新するように構成されている。

このため、計量値データのデイジタル演算に全
加算器が不要となり、小さな回路規模で高精度な
組合せ選定を行なうことができる。

【図面の簡単な説明】

第１図は従来の組合せ計量機の組合せ選定回路
を示す概略構成図、第２図は本発明の一実施例を
示すブロツク図、第３図はパルス信号φ₁，φ₂の
タイムチヤート、第４図は組合せパターン作成用
カウンタの出力状態を示す図、第５図はライン選
択用シフトレジスタ、組合せパターン作成用カウ
ンタ、組合せ結果選択用シフトレジスタ２７、組
合せ記憶回路の出力状態を示す図である。 １₁〜１_o……計量ホツパ、２₁〜２_o……計量
器、１１₁〜１１_o……記憶回路、１２₁〜１２_o…
…スイツチ群、１３……スイツチ制御回路、１４
……ライン選択用シフトレジスタ、１５……組合
せパターン作成用カウンタ、１６……アンドゲー
ト群、１７……目標重量設定回路、１８……減算
器、１９……レジスタ、２２……組合せ判定回
路、２３……比較機、２７……旧結果記憶回路、
２８……組合せ結果選択用シフトレジスタ、２９
……アンドゲート群、３０……組合せ記憶回路。

Claims (1)

1. 【特許請求の範囲】 １ 複数の計量器で計量された被計量物の計量値
   データを記憶する複数の記憶回路と、 前記複数の記憶回路に記憶された計量値データ
   のうち、組合せパターンに対応した計量値データ
   を１つずつ順番に選択した後、組合せパターンを
   変更する計量値選択手段と、 目標重量データを設定する目標重量設定手段
   と、 前記目標重量設定手段に設定された目標重量デ
   ータを組合せパターンが変わるごとに初期値とし
   て記憶するレジスタと、 前記計量値選択手段によつて選択された計量値
   データを１つ受ける毎に、この計量値データを前
   記レジスタの記憶値からデイジタル減算し、該減
   算結果を前記レジスタへ更新記憶させる減算手段
   と、 前記レジスタの記憶値を記憶するための旧結果
   記憶手段と、 計量値データの繰返し減算中に、零または最初
   に負となるレジスタの記憶値が、前記旧結果記憶
   手段に記憶されている記憶値より零に近いとき、
   前記レジスタの記憶値を前記旧結果記憶手段に更
   新記憶させる比較手段と、 前記旧結果記憶手段の記憶値が更新される毎
   に、該新たな記憶値に対応する組合せパターンを
   記憶する組合せ記憶回路とを備えたことを特徴と
   する組合せ計量機の組合せ選定回路。