JPH04206B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、菓子、果物、野菜などのように
個々の重量にバラツキのある被計量物（以下、塊
状物と記す）を、ほぼ一定重量となるように、複
数個ひとまとめにして袋詰めなどを行なう際に使
用される、組合せ計量機の組合せ選定回路に関す
る。

個々の重量にバラツキのある塊状物を、設定重
量分だけひとまとめにしようとしても、目標重量
との間に誤差が生じる。このため、常にできるだ
け設定重量との誤差を少なくしてひとまとめにす
るためのものとして従来より組合せ計量機が用い
られていた。

この種の従来の組合せ計量機では、第１図に示
すように複数の計量ホツパ１₁〜１_oに複数の塊状
物を順次供給し、各計量ホツパ１₁〜１_oごとに設
けた計量器２₁〜２_oによつて、収容された被計量
物をそれぞれ計量する。そして、各計量器２₁〜
２_oの計量値を組合せ選定回路３に入力して、ｎ
個の計量ホツパから１個をとる組合せ_oC₁からｎ
個をとる組合せ_oC_oまでのすべての組合せごとの
組合せ重量を演算する。そして演算によつて得ら
れたすべての組合せ重量のうちから、目標重量と
の差が最も小となる計量ホツパの組合せを選定し
てひとまとめにしている。しかしてこの組合せ演
算は、各計量値をシリアル制御によつて一定タイ
ミングで入力して順次演算して行なつている。

しかしてこの方法では、例えば計量ホツパ１₁，
１₂，１₃，１₄の４個の組合せ重量が目標重量に
達している場合には、１₁，１₂，１₃，１₄を含む
他の組合せ重量は１₁，１₂，１₃，１₄の組合せ重
量より必ず大となるため、１₁，１₂，１₃，１₄を
含む他の組合せ演算はすべて無駄となる。同様に
例えば計量ホツパ１₁，１₃，１₈の３個の組合せ
重量が目標重量に達した場合には、１₁，１₃，１
_８を含む他の組合せ重量は１₁，１₃，１₈の組合せ
重量より必ず大となるため、１₁，１₃，１₈を含
む他の組合せ演算はすべて無駄となる。しかるに
従来の組合せ選定回路では、上記のようにすべて
の組合せを演算していたため、例えばある３個の
組合せで目標値に達した後も、順次他の計量値を
入力して演算しなければならず、演算時間が非常
に大となる欠点があつた。

この問題を解決するための技術として、特開昭
57−141517号公報に開示されているように、複数
の計量値をグループ分けし、グループ内における
全ての組合せ重量を予め算出した後、グループ間
での組合せ演算を行ない、その演算中に組合せ合
計が目標値を越えると、他の組合せによる演算に
移るように構成されたものがあつた。

しかしながら、この技術では、すべての計量値
と、グループ内での組合せ重量値等を記憶するた
めの多数のメモリを必要とし、その構成が極めて
膨大になり、その制御に多くの時間が必要となる
という問題がある。

本発明は上記の欠点を改め、極めて簡単な構成
で、演算時間を短縮した組合せ計量機の組合せ選
定回路を提供することを目的としている。

以下、図面に示す本発明の一実施例について説
明する。

第２図は本発明の一実施例を示している。

同図において、１１₁〜１１_oは計量ホツパ１₁
〜１_oに供給された被計量物の重量を計量する計
量器２₁〜２_oからの計量値信号をそれぞれ記憶す
る記憶回路、１２₁〜１２_oはスイツチ群、１３は
スイツチ群１２₁〜１２_oを制御して組合せパター
ンに基いてスイツチ群１２₁〜１２_oを選択して１
つずつ順次オンさせるスイツチ制御回路である。

スイツチ制御回路１３は、１〜ｎの出力端子か
らクロツク入力ごとに“１”が１からｎへとシフ
トして出力されるライン選択用シフトレジスタ１
４と、１〜ｎの出力端子から１を最下位桁として
２進数をクロツク入力ごとに１アツプして出力す
る組合せパターン作成用カウンタ１５と、ライン
選択用シフトレジスタ１４及び組合せパターン作
成用カウンタ１５の各１〜ｎの出力の論理積をと
つてスイツチ群１２₁〜１２_oをそれぞれオンさせ
るアンドゲート群１６とによつて構成されてい
る。１７〜１９は、本発明の演算回路を構成する
もので、１７は目標重量を設定する目標重量設定
回路、１８はレジスタ１９に一時記憶された値か
らスイツチ群１２₁〜１２_oを介して入力される記
憶回路１１₁〜１１_oのいずれかの計量値を順次減
算する減算器、１９はスイツチ２０を介してまず
目標重量設定回路１７の目標重量を記憶して減算
器１８へ出力し、減算器１８の出力値をスイツチ
２１を介して記憶すると共に、記憶値が負になる
とノア回路２２へ極性検知信号“１”を出力する
判定回路を兼ねたレジスタ、２３はレジスタ１９
の記憶値が零の場合に零検知信号“１”をノア回
路２２へ出力する零検知回路、２４はノア回路２
２の出力とパルス信号ψ₂とが入力し、レジスタ
１９の記憶値が零又は負でない場合にパルス信号
ψ₂を通過させてスイツチ２１をオンさせるアン
ド回路である。

２５は最大値設定回路２６に予め設定された最
大値をスイツチ２７を介して記憶し、アンド回路
２８の出力“１”が生じるとオンするスイツチ２
９を介してレジスタ１９の記憶値の絶対値を更新
記憶する旧結果記憶回路である。

３０はレジスタ１９の記憶値の絶対値と旧結果
記憶回路２５の記憶値の絶対値とを比較し、レジ
スタ１９の方が小の場合に出力をアンド回路２８
へ生じる比較器である。

３１はパルス信号ψ₃とインバータ３２を介し
てノア回路２２の出力とが入力するアンド回路、
２８は比較器３０とアンド回路３１の出力が入力
し、スイツチ２９をオンさせる信号及び組合せ記
憶回路３６へラツチ信号を出力するアンド回路、
３３はアンド回路３１の出力又はライン選択用シ
フトレジスタ１４のオーバーフロー出力が入力す
ると、この入力信号をパターン更新信号として、
組合せパターン作成用カウンタ１５のクロツク入
力端子及びシフトレジスタ１４，３４のロード入
力端子へ出力するパターン更新回路としてのオア
回路である。

３４はクロツク入力ごとに出力端子１〜ｎか
ら、１からｎ方向に“１”が増加して出力する組
合せ結果選択用シフトレジスタ、３５は組合せパ
ターン作成用カウンタ１５及び組合せ結果選択用
シフトレジスタ３４の各１〜ｎ出力の論理積をと
るアンドゲート群、３６はアンド回路２８の出力
“１”が生じたときのアンドゲート群３５の１〜
ｎの出力端子の出力状態のラツチする組合せ記憶
回路である。

３７は組合せパターン作成用カウンタ１５のキ
ヤリー出力が入力するインバータ、３８はインバ
ータ３２の出力が入力するインバータ、３９はイ
ンバータ３７，３８及びパルス信号ψ₁が入力し、
インバータ３７，３８の出力が“１”の間、パル
ス信号ψ₁をシフトレジスタ１４，３４のクロツ
ク入力端子に入力させるアンド回路、４０はライ
ン選択用シフトレジスタ１４のオーバーフロー出
力及びパターン作成用カウンタ１５のキヤリー出
力の論理積をとつてEND信号を出力するアンド
回路である。なおライン選択用シフトレジスタ１
４のオーバーフロー出力はオア回路３３へ入力す
ると共に、スイツチ２０をオンさせる信号として
も使われる。

パルス信号ψ₁、ψ₂、ψ₃は第３図に示すように
同一周波数で位相がずれている。

次に上記実施例の動作を説明する。

(1) 計量ホツパ１₁〜１_oに供給された被計量物の
重量はそれぞれ計量器２₁〜２_oで計量され、各
計量値はそれぞれ記憶回路１１₁〜１１_oに記憶
される。

スタート信号によつて組合せパターン作成用
カウンタ１５は初期セツトされて１〜ｎの出力
はすべて“０”になる。また、このスタート信
号によつてスイツチ２７がオンし、旧結果記憶
回路２５には最大値が記憶される。また前回終
了時のライン選択用シフトレジスタ１４のオー
バーフロー出力によつてスイツチ２０がオンし
てレジスタ１９には目標重量設定回路１７の目
標重量が記憶される。またこのオーバーフロー
出力はオア回路３３を介して組合せ結果選択用
シフトレジスタ３４及びライン選択用シフトレ
ジスタ１４のロード入力端子に入力し、このた
めシフトレジスタ３４，１４は初期セツトされ
て両者の出力端子１のみが“１”、他が“０”
になつている。

(2) レジスタ１９には前記の如く正の値である目
標重量が記憶されているので、ノア回路２２の
出力は“１”である。このためインバータ３８
の出力は“１”である。また組合せパターン作
成用カウンタ１５のキヤリー出力は“０”であ
るから、インバータ３７の出力も“１”であ
る。このためパルス信号ψ₁はアンド回路３９
を通つてシフトレジスタ１４，３４のクロツク
入力端子に入力する。

このため、ライン選択用シフトレジスタ１４
の出力は、パルス信号ψ₁に対応して出力“１”
が出力端子１からｎ側へとシフトされる。また
組合せ結果選択用シフトレジスタ３４の出力
は、パルス信号ψ₁に対応して出力“１”が出
力端子１からｎ側へと１つずつ増えていく。

(3) しかして、組合せパターン作成用カウンタ１
５の出力はすべて“０”であるから、アンドゲ
ート１６の出力はすべて“０”である。このた
め、スイツチ群１２₁〜１２_oはすべてオフのま
まになつている。このため減算器１８へ記憶回
路１１₁〜１１_oの計量信号は入力しないので、
レジスタ１９の内容は目標重量が保持される。

(4) ライン選択用シフトレジスタ１４の出力端子
ｎが“１”になつた後、次のクロツク入力時に
オーバーフロー出力が“１”となり、このオー
バーフロー出力はオア回路３３を介してシフト
レジスタ１４，３４のロード入力端子に入力し
て初期セツトすると共に、カウンタ１５のクロ
ツク入力端子に入力してカウンタ１５の内容は
１アツプする。

(5) このようにしてオーバーフロー出力“１”が
入力するたびにカウンタ１５は２進数で１から
１つずつアツプし、第４図に示すように出力状
態が変化する。

(6) 例えば、カウンタ１５の出力が第５図ｂのよ
うに出力端子１，２，４，５，８，……のみが
“１”になつているとすると、シフトレジスタ
１４の出力“１”は出力端子１からｎへとシフ
トされるので、出力端子１が“１”のとき、カ
ウンタ１５の出力端子１の出力“１”との論理
積によつてアンドゲート群１６はスイツチ１２
_１をオンさせる。すると記憶回路１１₁に記憶さ
れた計量値が減算器１８へ入力してレジスタ１
９に記憶されている目標重量から減算される。
レジスタ１９の記憶値は正の値であるからノア
回路２２の出力は“１”となつているため、パ
ルス信号ψ₂はアンド回路２４を通過してスイ
ツチ２１をオンさせる。このため減算器１８か
らの減算結果が目標重量に代つてレジスタ１９
に記憶させる。

次にシフトレジスタ１４の出力端子２が
“１”になると、スイツチ１２₂がオンして同様
にレジスタ１９の内容から記憶回路１１₂に記
憶された計量値が減算され、以下同様にシフト
レジスタ１４の出力端子４，５，……が“１”
になる度に同様の減算が行なわれる。

(7) そして、順次減算が行なわれ例えばシフトレ
ジスタ１４の出力端子５が“１”になつて記憶
回路１１₅の計量値がさらに減算されたときに
レジスタ１９の内容が零又は負になつたとする
と、零検知回路２３から零検知信号“１”又は
レジスタ１９から極性検知信号“１”が出力さ
れ、ノア回路２２の出力は“０”となるため、
以降アンド回路２４はパルス信号ψ₂をスイツ
チ２１へ通過させなくなる。

レジスタ１９の内容は比較器３０によつて旧
結果記憶回路２５に記憶された最大値と比較さ
れる。レジスタ１９の出力値の絶対値が小の場
合には比較器２３から出力が生じる。また零検
知信号又は極性検知信号が出力されるとアンド
回路３１へ入力するインバータ３２の出力は
“１”となるので、パルス信号ψ₃がアンド回路
３０を通過してアンド回路２８から出力が生
じ、このためスイツチ２８がオンして旧結果記
憶回路２５にはレジスタ１９の出力値が記憶さ
れると共に、組合せ記憶回路３６の内容がラツ
チされる。組合せ記憶回路３６には組合せパタ
ーン作成用カウンタ１５の出力と組合せ結果選
択用シフトレジスタ３４の出力との論理積がア
ンドゲート群３５から出力されている。シフト
レジスタ３４の出力は“１”が出力端子１から
５まで第５図ｃのように１つずつ増えて出力さ
れているから、組合せ記憶回路３６には第５図
ｄのように減算器１８へ入力した計量ホツパに
対応したアンドゲート群３４の出力端子１、
２、４、５が“１”、他が“０”の状態（即ち
計量ホツパ１₁，１₂，１₄，１₅の組合せ）が記
憶される。

(8) また零検知信号又は極性検知信号が出力され
ると、インバータ３２の出力が“１”となるの
で、このためインバータ３８の出力が“０”と
なり、パルス信号ψ₁はアンド回路３９を通過
しなくなる。それと共に、パルス信号ψ₃によ
つてアンド回路３１の出力“１”がオア回路３
３を通つてシフトレジスタ１４，３４のロード
入力端子へ入力して初期セツトされ、且つ組合
せパターン作成用カウンタ１５のクロツク入力
端子に入力して内容を１アツプさせる。またシ
フトレジスタ１４は初期セツトされるとオーバ
ーフロー出力が生じてスイツチ２０がオンし、
レジスタ１９には再び目標重量が記憶される。

(9) 目標重量が記憶されると零検知信号又は極性
検知信号は出力されなくなるので、インバータ
３８の出力は“１”になる。またアンド回路２
４は規制解除される。従つて、パルス信号ψ₁
はアンド回路３９を通つてシフトレジスタ１
４，３４のクロツク入力端子に入力し、パルス
信号ψ₂はアンド回路２４を通つてスイツチ２
１をオンさせる。

このためシフトレジスタ１４の出力“１”が
出力端子１からｎ方向へとシフトされるに従つ
て、第６図の如くカウンタ１５の１アツプした
出力状態による組合せに基いて、同様に目標重
量から各計量値がレジスタ１９の内容が零又は
負になるまで順次減算される。

(10) このようにカウンタ１５が１アツプするごと
にシフトレジスタ１４でスキヤンして減算を行
ない、減算結果が零又は負になると旧結果と比
較器２９で比較され、絶対値が小の場合にはそ
のレジスタ１９の出力値が旧結果記憶回路２５
に更新記憶され、組合せ記憶回路３６にその組
合せが更新記憶される。

(11) このようにしてカウンタ１５の出力端子全
部が“１”になるまで減算、比較が行なわれ、
さらに１アツプしてカウンタ１５からキヤリー
出力１が生じたとき、シフトレジスタ１４のオ
ーバーフロー出力“１”が生じると、アンド回
路３３からEND信号が出力され、組合せ選定
が終了する。

(12) この結果、組合せ記憶回路３６に最終的に
ラツチされた組合せによる複数の計量ホツパが
解放され、それらから排出された被計量物がひ
とまとめにされる。排出後は再びそれらの計量
ホツパには被計量物が供給され、再びスタート
信号が生じて次の組合せ選定がなされる。

なお上記実施例では、計量ホツパに供給されて
いる被計量物を組合せるようにしていたが、本発
明のホツパは、被計量物を収容排出できるもので
あればよく、計量器に直結された計量ホツパのみ
に限定されるものではない。また上記実施例で
は、演算器において目標重量からの減算した減算
結果が零又は負になると演算を打ち切るようにし
た場合を示しているが、第７図の如く加算器４１
によつて各計量値を順次加算し、レズスタ４２に
記憶した加算結果と目標重量設定回路１７に設定
された目標重量とを比較器４３で比較し、加算結
果が目標重量に等しいか大になつたときに生じる
比較器４３の出力“１”を、前記実施例における
零検知信号あるいは極性検知信号と同様に用いる
ことによつて、第２図の回路と同様の動作をさせ
ることもできる。

以上説明したように本発明の組合せ計量機の組
合せ選定回路では、各ホツパの被計量物の計量値
の組合せ演算において、その組合せ合計値が目標
値に達した場合はその組合せのホツパを含んだ他
のすべての組合せ演算をしなくて済むので、演算
時間を大幅に短縮でき、メモリ数も各計量値と、
演算に必要な数個で済み、その構成が極めて簡単
で、その制御が短時間で済むという効果がある。

【図面の簡単な説明】

第１図は従来の組合せ計量機の組合せ選定装置
を示す概略構成図、第２図は本発明の一実施例を
示すブロツク図、第３図はパルス信号ψ₁、ψ₂、
ψ₃のタイムチヤート、第４図は組合せパターン
作成用カウンタの出力状態を示す図、第５図は端
子１〜ｎの出力状態の一例を示す図であつて、同
図のａ欄はライン選択用シフトレジスタ１４、ｂ
欄は組合せパターン作成用カウンタ１５、ｃ欄は
組合せ結果選択用シフトレジスタ３４、ｄ欄は組
合せ記憶回路３６の状態を示している。第６図は
１アツプした組合せパターン作成用カウンタ１５
の出力状態を示す図、第７図は本発明の他の実施
例を示すブロツク図である。 １₁〜１_o……計量ホツパ、２₁〜２_o……計量
器、３……組合せ選定回路、１１₁〜１１_o……記
憶回路、１２₁〜１２_o……スイツチ群、１３……
スイツチ制御回路、１４……ライン選択用シフト
レジスタ、１５……組合せパターン作成用カウン
タ、１６……アンドゲート群、１７……目標重量
設定回路、１８……減算器、１９……レジスタ、
２３……零検知回路、２５……旧結果記憶回路、
２６……最大値設定回路、３４……組合せ結果選
択用シフトレジスタ、３５……アンドゲート群、
３６……組合せ記憶回路。

Claims (1)

1. 【特許請求の範囲】 １ 複数の計量器で計量された被計量物の計量値
   データを記憶するｎ個の記憶回路と、 前記ｎ個の記憶回路に対する選択信号を、クロ
   ツク信号の入力毎に初段から１つずつ順番にｎ段
   までシフト出力するライン選択用シフトレジスタ
   と、 計数出力をｎビツトの組合せパターン信号とし
   て出力する組合せパターン作成用カウンタと、 前記ライン選択用シフトレジスタの出力と、前
   記組合せパターン作成用カウンタのパターン出力
   とのビツト同士の論理積出力によつて、前記記憶
   回路に記憶されている計量値データのうち、前記
   組合せパターン出力に対応した計量値データを順
   番に選択出力するｎ個のスイツチと、 １つの組合せパターンにしたがつて、前記スイ
   ツチから１つずつ選択出力される計量値データを
   受ける毎に、その合計値、またはこの合計値と所
   定の目標値との差をデイジタル演算する演算回路
   と、 前記演算回路で計量値データの入力毎に算出さ
   れる算出結果を受け、計量値データの合計が、前
   記目標値より大きくなつたことを判定する判定回
   路と、 前記ライン選択用シフトレジスタのシフトが一
   巡したことを示す信号、または前記判定回路から
   の判定信号を、パターン更新信号として前記パタ
   ーン作成用カウンタの計数入力端子へ入力するパ
   ターン更新回路とを備えた組合せ計量機の組合せ
   選定回路。