JPH04130281A - メモリｉｃテスタ - Google Patents
メモリｉｃテスタInfo
- Publication number
- JPH04130281A JPH04130281A JP2250000A JP25000090A JPH04130281A JP H04130281 A JPH04130281 A JP H04130281A JP 2250000 A JP2250000 A JP 2250000A JP 25000090 A JP25000090 A JP 25000090A JP H04130281 A JPH04130281 A JP H04130281A
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- JP
- Japan
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- rom
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- test
- memory
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- Pending
Links
- 238000012360 testing method Methods 0.000 claims abstract description 58
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 abstract description 10
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 abstract description 9
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 abstract description 9
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 2
- 101150065817 ROM2 gene Proteins 0.000 description 2
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 2
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- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＩＣのテストに係）、４ＩＫ少ないＲＯＭデー
タ用メモリで大きい容量のＲＯＭの全領域をテストする
メモリＩＣテスタに関するものである。
タ用メモリで大きい容量のＲＯＭの全領域をテストする
メモリＩＣテスタに関するものである。
従来のメモリＩＣテスタは、試験用ＲＯＭのデータ量と
同一のＲＯＭデータ用メモリを持っていないと、−回で
はテストできず、ＲＯＭデータ用メモリの大きさに応じ
て、マスタＲＯＭのデータを分割して吸い上げてテスト
する方式、または、マスタＲＯＭと試験用ＲＯＭを同時
にアセスし、データを比較する方式となっていた。
同一のＲＯＭデータ用メモリを持っていないと、−回で
はテストできず、ＲＯＭデータ用メモリの大きさに応じ
て、マスタＲＯＭのデータを分割して吸い上げてテスト
する方式、または、マスタＲＯＭと試験用ＲＯＭを同時
にアセスし、データを比較する方式となっていた。
上述した従来のメモリＩＣテスタの分割方式では、テス
タのＲＯＭデータ用メモリの容量に応じて、データを吸
い上げてＲＯＭテストを行うが、吸い上げた領域しかテ
ストできないため、その領域をテスト後、別の領域のデ
ータを吸い上げてＲＯＭテストという行為を分割した数
だ杖繰シ返し行う必要があシ、テスト時間がかかるとい
う課題があった。
タのＲＯＭデータ用メモリの容量に応じて、データを吸
い上げてＲＯＭテストを行うが、吸い上げた領域しかテ
ストできないため、その領域をテスト後、別の領域のデ
ータを吸い上げてＲＯＭテストという行為を分割した数
だ杖繰シ返し行う必要があシ、テスト時間がかかるとい
う課題があった。
また、分割しないようテスタのＲＯＭデータ用メモリの
容量を大きくすると、ＲＯＭデータ用メモリが高価なた
め、非常に高価なメモリＩＣテスタになるという課題が
あった。さらに、マスタＲＯＭと比較する方式では、Ａ
Ｃ４Ｉ性の限界を調定しようとしても、マスタＲＯＭに
も同様の限界があるため、測定できないという課題があ
った。
容量を大きくすると、ＲＯＭデータ用メモリが高価なた
め、非常に高価なメモリＩＣテスタになるという課題が
あった。さらに、マスタＲＯＭと比較する方式では、Ａ
Ｃ４Ｉ性の限界を調定しようとしても、マスタＲＯＭに
も同様の限界があるため、測定できないという課題があ
った。
本発明のメモリＩＣテスタは、マスタＲＯＭおよび試験
用ＲＯＭの全アドレスをアセスするための信号ラインと
、この信号ラインに接続され上記マスタＲＯＭと試験用
ＲＯＭの信号ラインを切り替える切替回路と、上記マス
タＲＯＭのセットエリアと、上記試験用ＲＯＭのデータ
容量より少ないＲＯＭデータ用メモリと、ＲＯＭデータ
の吸い上げモードとＲＯＭテストモードを切り替える切
替手段を備えてなるものである。
用ＲＯＭの全アドレスをアセスするための信号ラインと
、この信号ラインに接続され上記マスタＲＯＭと試験用
ＲＯＭの信号ラインを切り替える切替回路と、上記マス
タＲＯＭのセットエリアと、上記試験用ＲＯＭのデータ
容量より少ないＲＯＭデータ用メモリと、ＲＯＭデータ
の吸い上げモードとＲＯＭテストモードを切り替える切
替手段を備えてなるものである。
本発明においては、マスタＲＯＭを利用し、さらに、Ｒ
ＯＭデータ用メモリより上位のアドレスを追加し、ＲＯ
Ｍデータ吸い上げモードとテストモードを切り替えでき
る切替手段を有することＫより、ＲＯＭデータ用メモリ
が少なくても、−回の操作でＲＯＭの全領域のテストが
行える。
ＯＭデータ用メモリより上位のアドレスを追加し、ＲＯ
Ｍデータ吸い上げモードとテストモードを切り替えでき
る切替手段を有することＫより、ＲＯＭデータ用メモリ
が少なくても、−回の操作でＲＯＭの全領域のテストが
行える。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明の一実施例を示すブロック図である。
この第１図において、１は試験用ＲＯＭ、 ２はデータ
吸い上げ用マスタＲＯＭで、このマスタＲＯＭ２はマス
タＲＯＭのセットエリアを有している。３は試験用ＲＯ
Ｍ１のデータバス、４はデータ吸い上げ用マスタＲＯＭ
２のデータバス、５は試験用ＲＯＭ１のアドレスバスと
制御信号ライン、６はマスタＲＯＭ２のアドレスバスと
制御信号ラインである。
吸い上げ用マスタＲＯＭで、このマスタＲＯＭ２はマス
タＲＯＭのセットエリアを有している。３は試験用ＲＯ
Ｍ１のデータバス、４はデータ吸い上げ用マスタＲＯＭ
２のデータバス、５は試験用ＲＯＭ１のアドレスバスと
制御信号ライン、６はマスタＲＯＭ２のアドレスバスと
制御信号ラインである。
７はメモリＩＣテスタの制御部（制御回路）、８はテス
タの各機能を制御する信号ラインで、この信号ライン８
はＲＯＭデータの吸い上げモードとＲＯＭテストモード
を切り替える切替手段を構成している。９は試験用ＲＯ
Ｍ１およびマスタＲＯＭ２のアドレスバスと制御信号ラ
インを切り替える切替回路で、この切替回路９はマスタ
ＲＯＭ２と試験用ＲＯＭ１の信号ラインを切り替えるよ
うに構成されている。
タの各機能を制御する信号ラインで、この信号ライン８
はＲＯＭデータの吸い上げモードとＲＯＭテストモード
を切り替える切替手段を構成している。９は試験用ＲＯ
Ｍ１およびマスタＲＯＭ２のアドレスバスと制御信号ラ
インを切り替える切替回路で、この切替回路９はマスタ
ＲＯＭ２と試験用ＲＯＭ１の信号ラインを切り替えるよ
うに構成されている。
１０は下位アドレスバスと制御信号ライン（アドレスバ
ス）、１１はこの下位アドレスバスと制御信号ライン１
０の上位アドレスバス（アドレスバス）で、これらはマ
スタＲＯＭ２および試験用ＲＯＭ１の全アドレスをアセ
スするための信号ラインを構成している。１２は試験用
ＲＯＭ１のデータ容量より少ないＲＯＭデータ用メモリ
、１３はこのＲＯＭデータ用メモリ１２に格納されたデ
ータ用パス、１４は試験用ＲＯＭ１とＲＯＭデータ用メ
モリ１２のデータ比較回路、１５はアドレスおよびＲＯ
Ｍ制御信号発生回路で、スタートアドレスレジスタとＲ
ＯＭデータ用メモリの最終アドレスレジスタおよび試験
用ＲＯＭの最終アドレスレジスタならびに両最終アドレ
スレジスタの比較回路を有している。
ス）、１１はこの下位アドレスバスと制御信号ライン１
０の上位アドレスバス（アドレスバス）で、これらはマ
スタＲＯＭ２および試験用ＲＯＭ１の全アドレスをアセ
スするための信号ラインを構成している。１２は試験用
ＲＯＭ１のデータ容量より少ないＲＯＭデータ用メモリ
、１３はこのＲＯＭデータ用メモリ１２に格納されたデ
ータ用パス、１４は試験用ＲＯＭ１とＲＯＭデータ用メ
モリ１２のデータ比較回路、１５はアドレスおよびＲＯ
Ｍ制御信号発生回路で、スタートアドレスレジスタとＲ
ＯＭデータ用メモリの最終アドレスレジスタおよび試験
用ＲＯＭの最終アドレスレジスタならびに両最終アドレ
スレジスタの比較回路を有している。
１６はデータ比較回路１４の結果をメモリＩＣテスタの
制御部である制御回路７に送る信号ライン、１Ｔはメモ
リＩＣテスタ、１８はテスト終了信号ラインである。
制御部である制御回路７に送る信号ライン、１Ｔはメモ
リＩＣテスタ、１８はテスト終了信号ラインである。
第２図は第１図の動作説明に供するフローチャートで、
各ステップ１０１〜１１０においてはそれぞれ所定の処
理を実行する。
各ステップ１０１〜１１０においてはそれぞれ所定の処
理を実行する。
つぎに第１図に示す実施例の動作を第２図を参照して説
明する。
明する。
まず、メモリＩＣテスタ１Ｔの制御部（制御回路）Ｔに
より、アドレスおよびＲＯＭ制御信号発生回路１５のス
タートアドレスレジスタにマスタＲＯＭ２のデータ吸い
上げスタートアドレス「０」をセット（ステップ１０１
参照）し、試験用ＲＯＭの種類に応じてアドレスおよび
ＲＯＭ制御信号発生回路１５の両最終アドレスレジスタ
にプログラムで値をセットし、ステップ１０２に示すＲ
ＯＭデータ吸い上げモードにすると、試験用ＲＯＭおよ
びマスタＲＯＭのアドレスバスと制御信号ラインの切替
回路９はマスタＲＯＭ２のアドレスバスと制御信号ライ
ン６をＯＮにし、スタートアドレスからカウントアツプ
していくと、マスタＲＯＭ２のデータがデータバス４を
通って、ＲＯＭデータ用メモリ１２に格納されてゆく（
ステップ１０３ 、１０４参照）。
より、アドレスおよびＲＯＭ制御信号発生回路１５のス
タートアドレスレジスタにマスタＲＯＭ２のデータ吸い
上げスタートアドレス「０」をセット（ステップ１０１
参照）し、試験用ＲＯＭの種類に応じてアドレスおよび
ＲＯＭ制御信号発生回路１５の両最終アドレスレジスタ
にプログラムで値をセットし、ステップ１０２に示すＲ
ＯＭデータ吸い上げモードにすると、試験用ＲＯＭおよ
びマスタＲＯＭのアドレスバスと制御信号ラインの切替
回路９はマスタＲＯＭ２のアドレスバスと制御信号ライ
ン６をＯＮにし、スタートアドレスからカウントアツプ
していくと、マスタＲＯＭ２のデータがデータバス４を
通って、ＲＯＭデータ用メモリ１２に格納されてゆく（
ステップ１０３ 、１０４参照）。
そして、下位アドレスバスと制御信号ライン１０の値と
アドレスおよびＲＯＭ制御信号発生回路１５のＲＯＭデ
ータ用メモリの最終アドレスレジスタの内容が比較回路
により同一と検出したとき（ステツブ１０５参照）、テ
ストモードになシアドレスおよびＲＯＭ制御信号発生回
路１５のスタートアドレスレジスタが「０」になる。
アドレスおよびＲＯＭ制御信号発生回路１５のＲＯＭデ
ータ用メモリの最終アドレスレジスタの内容が比較回路
により同一と検出したとき（ステツブ１０５参照）、テ
ストモードになシアドレスおよびＲＯＭ制御信号発生回
路１５のスタートアドレスレジスタが「０」になる。
その後、アドレスと制御信号ラインを切）替える切替回
路９によりマスタＲＯＭ２のアドレスバスと制御信号ラ
イン６はＯＦＦにカリ、試験用ＲＯＭ１のアドレスバス
と制御信号ライン５がＯＮとなって、ＲＯＭテストを開
始しスタートアドレスからカウントアツプしていくと、
試験用ＲＯＭ１からデータバス３を通って、試験用ＲＯ
Ｍ１とＲＯＭデータ用メモリ１２のデータ比較回路１４
にデータが転送されて、ＲＯＭデータ用メモリ１２から
データ用バス１３を通って転送されてきたデータと比較
テストされてゆき、下位アドレスバス１０の値とアドレ
スおよびＲＯＭ制御信号発生回路１５のＲＯＭデータ用
メモリの最終アドレスレジスタの内容が比較回路により
同一と検出されたとき（ステップ１０８参照）、テスト
結果がバス（ステップ１０９参Ｍ ）でなければ不良品
とし、テスト終了信号ライン１８を通し終了信号をメモ
リＩＣテスタの制御部（制御回路）７に送シテストを終
了する。
路９によりマスタＲＯＭ２のアドレスバスと制御信号ラ
イン６はＯＦＦにカリ、試験用ＲＯＭ１のアドレスバス
と制御信号ライン５がＯＮとなって、ＲＯＭテストを開
始しスタートアドレスからカウントアツプしていくと、
試験用ＲＯＭ１からデータバス３を通って、試験用ＲＯ
Ｍ１とＲＯＭデータ用メモリ１２のデータ比較回路１４
にデータが転送されて、ＲＯＭデータ用メモリ１２から
データ用バス１３を通って転送されてきたデータと比較
テストされてゆき、下位アドレスバス１０の値とアドレ
スおよびＲＯＭ制御信号発生回路１５のＲＯＭデータ用
メモリの最終アドレスレジスタの内容が比較回路により
同一と検出されたとき（ステップ１０８参照）、テスト
結果がバス（ステップ１０９参Ｍ ）でなければ不良品
とし、テスト終了信号ライン１８を通し終了信号をメモ
リＩＣテスタの制御部（制御回路）７に送シテストを終
了する。
つぎに、テスト結果、バスしたもののアドレスバス１０
とアドレスバス１１の値ドアドレスバスおよびＲＯＭ制
御信号発生回路１５の試験用ＲＯＭの最終アドレスレジ
スタの内容が比較回路にょシ同一と検出したとき（ステ
ップ１０９参照）、ＲＯＭの全領域をテストしたことに
なシテスト終了信号ライン１８を通し終了信号メモリＩ
Ｃテスタの制御部（制御回路）７に送シテストを終了し
、良品とする。
とアドレスバス１１の値ドアドレスバスおよびＲＯＭ制
御信号発生回路１５の試験用ＲＯＭの最終アドレスレジ
スタの内容が比較回路にょシ同一と検出したとき（ステ
ップ１０９参照）、ＲＯＭの全領域をテストしたことに
なシテスト終了信号ライン１８を通し終了信号メモリＩ
Ｃテスタの制御部（制御回路）７に送シテストを終了し
、良品とする。
また、アドレスバスおよびＲＯＭ制御信号発生回路１５
の試験用ＲＯＭの最終アドレスレジスタの内容と異なる
場合には、このＲＯＭ制御信号発生回路１５がアドレス
をカウントアツプすると、アドレスバス１０とアドレス
バス１１が論理的に継続しているため、アドレスバス１
１がカウントアツプされ、そのアドレス値がスタートア
ドレスとしてセットされる（ステップ１１０参照）。
の試験用ＲＯＭの最終アドレスレジスタの内容と異なる
場合には、このＲＯＭ制御信号発生回路１５がアドレス
をカウントアツプすると、アドレスバス１０とアドレス
バス１１が論理的に継続しているため、アドレスバス１
１がカウントアツプされ、そのアドレス値がスタートア
ドレスとしてセットされる（ステップ１１０参照）。
このため、試験用ＲＯＭ１の試験領域は変更される。
しかし、アドレスバス１１はＲＯＭデータ用メモリ１２
に入っていないため、ｉスタＲＯＭ２の吸い上げデータ
は、ＲＯＭデータ用メモリ１２に転送されデータが書き
直され、ＲＯＭテストが行われる。
に入っていないため、ｉスタＲＯＭ２の吸い上げデータ
は、ＲＯＭデータ用メモリ１２に転送されデータが書き
直され、ＲＯＭテストが行われる。
そして、同様のことを繰シ返しながら試験用ＲＯＭ１の
最終アドレスまで、ＲＯＭテストを行う。
最終アドレスまで、ＲＯＭテストを行う。
以上説明したように本発明は、マスタＲＯＭを利用し、
さらに、ＲＯＭデータ用メモリより上位のアドレスを追
加し、ＲＯＭデータ吸い上げモードとテストモードを切
り替えできる切替手段を有することにより、ＲＯＭデー
タ用メモリが少なくても、−回の操作でＲＯＭの全領域
のテストが行える安価なメモリＩＣテスタを実現するこ
とができる効果がある。
さらに、ＲＯＭデータ用メモリより上位のアドレスを追
加し、ＲＯＭデータ吸い上げモードとテストモードを切
り替えできる切替手段を有することにより、ＲＯＭデー
タ用メモリが少なくても、−回の操作でＲＯＭの全領域
のテストが行える安価なメモリＩＣテスタを実現するこ
とができる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作説明に供するフローチャートである。 １・・・・試験用ＲＯＭ、 ２・・・・データ吸い上げ
用マスタＲＯＭ、８・・・・テスタの各機能を制御する
信号ライン、９・・・１試験用およびマスタＲＯＭのア
ドレスバスと制御信号ラインの切替回路、１０・・・・
下位アドレスバスと制御信号ライン、１１・・・・下位
アドレスバスと制御信号ラインの上位アドレスバス、Ｌ
２・・・・ＲＯＭデータ用メモリ。 特許出願人 日本電気株式会社
第１図の動作説明に供するフローチャートである。 １・・・・試験用ＲＯＭ、 ２・・・・データ吸い上げ
用マスタＲＯＭ、８・・・・テスタの各機能を制御する
信号ライン、９・・・１試験用およびマスタＲＯＭのア
ドレスバスと制御信号ラインの切替回路、１０・・・・
下位アドレスバスと制御信号ライン、１１・・・・下位
アドレスバスと制御信号ラインの上位アドレスバス、Ｌ
２・・・・ＲＯＭデータ用メモリ。 特許出願人 日本電気株式会社
Claims (1)
- マスタＲＯＭおよび試験用ＲＯＭ全アドレスをアセスす
るための信号ラインと、この信号ラインに接続され前記
マスタＲＯＭと試験用ＲＯＭの信号ラインを切り替える
切替回路と、前記マスタＲＯＭのセットエリアと、前記
試験用ＲＯＭのデータ容量より少ないＲＯＭデータ用メ
モリと、ＲＯＭデータの吸い上げモードとＲＯＭテスト
モードを切り替える切替手段を備えてなることを特徴と
するメモリＩＣテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250000A JPH04130281A (ja) | 1990-09-21 | 1990-09-21 | メモリｉｃテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250000A JPH04130281A (ja) | 1990-09-21 | 1990-09-21 | メモリｉｃテスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04130281A true JPH04130281A (ja) | 1992-05-01 |
Family
ID=17201356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2250000A Pending JPH04130281A (ja) | 1990-09-21 | 1990-09-21 | メモリｉｃテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04130281A (ja) |
-
1990
- 1990-09-21 JP JP2250000A patent/JPH04130281A/ja active Pending
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