JPH04130663A - 集積型半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明はバイポーラ型ＩＣメモリのセル構造に関し、 交差接続点電位の強制立ち上げとラテラルＴｒの性能改
善によるメモリの高速化実現を目的とし、ラテラルＴｒ
のベース領域内奥部にベースと同導電型の高濃度埋め込
み領域を設け、該領域とエミッタ領域との間の接合容量
を増すことによって節点電位の上昇を速め、ベース抵抗
の低下よりＴｒの特性を向上させることで、メモリの動
作を高速化する構成とする。

〔産業上の利用分野〕

本発明は半導体メモリ装置の集積構造に関わり、特にバ
イポーラ型スタティックメモリの集積構造に関わる。

ランダムアクセスの書き込み読み出しメモリ（ＲＡＭ）
の中、バイポーラ素子を組み合わせて構成したスタティ
ック型メモリは、消費電力、素子面積が共に小であると
いう利点を備えており、バイポーラ型の一般的な特徴で
ある動作速度の速さと相俟って、広（用いられている。

しかし動作速度を厳しく評価すれば、ショットキダイオ
ード（ＳＢＤ）でトランジスタの動作をクランプしたも
のに比べて遅く、この点を改良することが望まれている
。動作速度に限界があるのは、集積度を高めるため、サ
イリスタを構成するトランジスタの一つをラテラル構造
としていることが主たる原因である。

集積度を犠牲にすることな（、バイポーラ型スタティッ
クメモリの動作速度を高速化し得れば、電子計算機のよ
うに半導体メモリを使用する各種装置の性能の向上に資
するところ大である。

〔従来の技術〕 バイポーラ型スタティックメモリの回路は第６図に示さ
れるようなものであるが、これを集積した構造では、こ
れに包含される２組のサイリスタ接続部分の一方、例え
ばＴｒ−１とＴｒ−３の部分の断面形状は、第７図に模
式的に示されるようなものとなる。

該層において、ｐ型基板１０は例えばＳｉウエノ１であ
り、そのはゾ全域にわたってｎ＋の埋込層１が設けられ
、数層とトレンチ型の絶縁分離領域１２によって区画さ
れた領域に、ラテラルトランジスタとマルチエミッタ型
のトランジスタがが形成されている。即ち、ｐ＋型のエ
ミッタ４、ｎ型のベース２”およびｐ＋型のコレクタ５
によってラテラル型のＰＮＰトランジスタが、２個のｎ
＋エミッタ８、ｐ型ベース７およびｎ型コレクタ２“に
よってＮＰＮ　トランジスタが夫々構成されている。

ここで、ＰＮＰトランジスタのｐ＋型コレクタ５とＮＰ
Ｎ　トランジスタのｐ型ベース７は隣接して配置され、
ＮＰＮトランジスタのｎ型コレクタ２°の引き出し領域
でもあるｎ＋埋め込み層ｌに隣接してＰＮＰトランジス
タのｎ型ベース領域２”が設けられていることから、こ
れ等のトランジスタは基板性配線によることな（サイリ
スク接続されている。

Ｔｒ−２およびＴｒ−４の組み合わせも同様に構成され
ており、２つのサイリスタ接続回路は、第６図に示され
るように、配線ＡおよびＢによって交叉接続されている
。本発明の説明ではこれ等の接続配線の電位が取り扱わ
れるので、これを結節点として認識することが本発明を
理解するのに好都合であるから、以下の本明細書では節
点Ａ或いは節点Ｂという表現が用いられる。

このようにＰＮＰトランジスタとＮＰＮトランジスタを
組み合わせたスタティック型メモリセルは面積利用率が
高（、更に消費電力も小であることから、大容量メモリ
ＩＣに適したものと評価されている。

〔発明が解決しようとする課題〕

上記の如＜ＰＮＰとＮＰＮのトランジスタを組み合わせ
て構成したメモリセルは、高集積という点では優れてい
るが、動作速度の点では十分とは言い難い。本発明の目
的はこの種のメモリセルの動作を高速化することである
。

〔課題を解決するための手段〕

上記目的を達成するため、本発明の集積型半導体メモリ
は、 一方導電型の埋め込み層によって基板から分離された半
導体領域に、他方導電型のエミッタ、−方導電型のベー
ス、他方導電型のコレクタから成るラテラルトランジス
タと、一方導電型のコレクタ、他方導電型のベース、一
方導電型のエミッタから成るバーティカルトランジスタ
が設けられ、これ等のトランジスタがサイリスタ接続さ
れた回路が２個交差接続されて成る集積型半導体メモリ
セルを包含し、 該ラテラルトランジスタの一方導電型のベース領域には
、該一方導電型の埋め込み層及び該他方導電型のエミッ
タに隣接して、該一方導電型のベース領域より高不純物
濃度である一方導電型の領域が設けられた構造を採って
いる。

この追加的に設けられた高不純物濃度の一方導電型領域
は前記ベース領域の底部全域に設けられ、前記エミッタ
に隣接すると同時に該他方導電型のコレクタに隣接した
構造であってもよい。

〔作　用〕

本発明が取り扱うＰＮＰ／ＮＰＮ型メモリセルマメモリ
セル報は２組のサイリスクの中どちらが導通状態である
かという形で保持されており、データの読み出しは、ワ
ード線電位を上昇させてセルを選択した時に、１対のビ
ット線のどちらがＨレベルになるかでＯ或いはｌが読み
取られる。

第４図は第６図からメモリセル回路だけを取り出して示
したものである。いま、数回のＴｒ−１とＴｒ−３の組
が導通状態で、Ｔｒ−２とＴｒ−４の組は非導通である
場合を考える。非導通のＴｒ−２とＴｒ−４は単に容量
として存在することになり、第５図（ａ）の如（、Ｔｒ
−２のＥ／Ｂ間の容量ＣＥ、ＰＮｐＣ／Ｂ間の容量Ｃ６
８Ｐ”とＴｒ−４のＣ／８間の容量Ｃ９，Ｎｐ”、　Ｅ
／Ｂ間の容量ＣＥＢＩＩＰＮが接続された回路として等
測的に表示することができる。ｅ。

ｂ、ｃは元のトランジスタのエミッタ、ベース、コレク
タ接続点である。

ＣｃａＰＮ’とＣｃ、、ＪＰＮは並列に接続されている
から１つにまとめ、他のＣも符号を簡略化すると同図ｆ
ｂ）のように表すことができる。

今、セルが選択されてワード線の電位が上昇した直後の
状態を考えると、エミッタ・カップル節点ＥＣの電位は
動かないものとし、ワード線と節点ＥＣ間の電圧をＶＷ
＋とすると、節点ＥＣから計った節点Ａの電位ＶＡと節
点Ｂの電位ＶＢは、Ｃ１ 同様に となる。

本発明では追加的に高濃度領域を設けることにより、ラ
テラル型のＰＮＰ　）ランジスタに於いてエミッタ接合
容量を単独に、或いはこれとコレクタ接合容量とを共に
増加させている。エミッタ接合容量は第５図（ｂ）の０
３に相当し、コレクタ接合容量はＣ２中に包含される。

本出願の第１の発明では、高濃度領域をエミッタだけに
隣接させて設けるか、これはＣ３だけを増加させること
に相当し、（２）式からＶａはＶｗ＋の上昇に速やかに
追随して上昇することがわかる。

これはＮＰＮ　トランジスタのＶｌ、Ｂを速やかに増加
させ、エミッタ電流を増加させることになる。

またＶＡも、Ｃ２、Ｃ８の直列合成容量が増加すること
から、上昇してＶトに近づくことが（１）式がら知られ
るが、ＶＡの上昇速度はｖＩ］のそれよりも遅い。即ち
ワード線電位ＶＷ＋の上昇に比べて節点Ａの電位上昇が
遅いのであるから、相対的にＰＮＰトランジスタのＶＥ
Ｒの上昇は速くなる。

その結果、ビット線に接続されたエミッタの電流も速や
かに増加する。かくの如く、Ｃ２を増加させることによ
ってＰＮＰ及びＮＰＮの両トランジスタのＶＥＲの増加
が速やかとなり、メモリセルの応答が高速化する。

次に本出願の第２の発明である、高濃度領域をＰＮＰ　
）ランジスタのエミッタとコレクタの両方に隣接させて
設けた場合の作用を説明する。この場合Ｃ３と０２の両
方が増えることになるが、Ｃ２にはＮＰＮ　トランジス
タのＣｃａも含まれるので、Ｃ１よりも増加の比率は小
である。このような条件でＶＷ＋を立ち上がらせると、
Ｃ２も増加しているため、Ｂ点の電位は速やかに上昇す
るが、その速度は第１の発明に於けるより遅い。また、
Ａ点の電位上昇がＢ点の電位上昇より遅い点は第１の発
明と同様である。

この発明の構成では、ＶＥＲを速やかに上昇させる効果
は第１の発明より弱いのであるが、ＰＮＰトランジスタ
のベース抵抗に着目すると、ｎ＋領領域設けることによ
ってこれが減少する効果が生ずる。即ち、ＰＮＰ　トラ
ンジスタの特性が改善されることになり、ＮＰＮトラン
ジスタのエミッタ電流を速やかに増加させるように作用
する。

このように第２の発明では、両トランジスタのＶＥ［ｌ
の増加速度は若干鈍化するが、ＰＮＰ　トランジスタの
特性向上という効果が並行して作用するので、第１の発
明同様、メモリセルの応答が高速化する。

ＰＮＰ　）ランリスクのエミッタ或いはコレクタに隣接
させてｎ＋領領域設けることによる接合容量の増加は、
ｎ層の濃度が１０”ａｍ−”から１０”　〜１０ｔｏｃ
ｍ−’ｓに増加し、且つ傾斜接合が形成されたとすると
、１０倍〜数１０倍に増加することになる。これは上記
の効果を得るのに十分な量である。

〔実施例〕

第１図は本出願の第１の発明のメモリセルの断面構造を
示す模式図である。以下、該図面を参照しながら実施例
の集積構造を説明する。

図のｌＯはｐ型Ｓｉ基板であり、そのは望全域に゛わた
ってｎ層の埋込層１が設けられている。公知の処理法に
よって形成されたトレンチ型の絶縁分離領域１２で区画
された領域にメモリセルを構成する複数の素子が形成さ
れるが、ここでは１組のサイリスクを構成する２個のト
ランジスタだけか示されている。

ラテラル型のＰＮＰ　トランジスタは、ｐ＋型のエミッ
タ４、ｎ型のベース２”およびｐ＋型のコレクタ５から
成り、マルチエミッタ型のＮＰＮ　トランジスタは２個
のｎ＋エミッタ８、ｐ型ベース７およびｎ型コレクタ２
’から成る。この点は第７図の従来例と共通している。

本発明のメモリセルの集積構造では、ＰＮＰ型ラテラル
トランジスタのベース領域２”に、ｎ層型の領域３が設
けられており、該領域３はｎ層埋め込み層ｌに隣接する
と共に、ラテラルトランジスタのエミッタ領域４にも有
意な大きさの接合面を持って隣接している。このような
構造を採ることによって得られる効果は作用の項に記し
た通りである。本発明のメモリセルを構成するもう一つ
のサイリスタ構造部にも同様にｎ１領域が設けられてい
る。

第２図は本出願の第２の発明のメモリセルの断面構造を
示す模式図である。該発明の構成も第１の発明とはマ同
じであるが、図に明らかな如く、ＰＮＰトランジスタの
ベース領域に設けられたｎ“型の領域３はベース領域底
部の全面に設けられている。かかる構造を採ることの効
果も作用の項に記した通りである。

次に第１図或いは第２図の集積構造を得るための製造方
法について、第３図ｆａ）〜（ｄ）を参照しながら説明
する。

ｐ型の単結晶Ｓｉ基板ＩＯの表面にｎ型不純物を高濃度
に拡散し、ｎ型低不純物濃度のＳｉ層を１゜５〜２μｍ
エピタキシャル成長させる。これは従来技術と同じ処理
であるが、本発明ではイオン注入によって更に第２の埋
め込み層であるｎ＋領域３を設ける。このｎ＋領領域形
成はエピタキシャル成長を中断して不純物を導入する方
法を採ってもよい。これ等の処理によって第３図（ａ）
の構造が得られる。

数回の１は全面に設けられたｎ層埋め込み層で厚さ０．
７μｍ程度、２は１０”ｃｍ−”程度のｎ型低不純物濃
度Ｓｉ層である。エピタキシャル層表面から、１０１ｇ
〜１０”ｃｍ−”のｎ＋領域３の上面までの深さは０，
２〜０．８μｍ程度である。

これに適当なマスクを設けて選択酸化を施し、ＬＯＣＯ
８型の選択酸化膜１１を形成する。更に、Ｕ字型の溝を
掘り、絶縁物で充填してトレンチ型の分離領域１２を形
成すると、同図Ｔｂｌのようになる。

後にＮＰＮ　トランジスタが形成される領域をレジスト
でマスクしてＢ＋をイオン注入し、次いでＰＮＰトラン
ジスタ形成領域とＮＰＮ）ランリスタのベース領域をマ
スクして、Ｐ＋をイオン注入する。これを熱処理して注
入された不純物の押し込みと活性化を行うと同図（Ｃ）
の状態となる。数回の６はｎ＋埋め込み層ｌへの接続領
域となるｎ＋領領域４はＰＮＰ　トランジスタのエミッ
タとなるｐ＋領領域５は同トランジスタのコレクタとな
るｐ＋領領域ある。

続いてＮＰＮ　トランジスタのベース領域が形成される
。該ベース領域の形成は選択的な不純物導入に依っても
よいが、全面にＢ＋イオンを注入するような非選択的処
理で形成することもできる。

その場合ｎ＋領領域の表面部分にもｎ型不純物が導入さ
れるが、ｎ型不純物の濃度が十分に高いので殆ど影響を
受けない。２個のエミッタは、マスクを設けたＰ＋の選
択イオン注入により形成される。同図（ｄ）の７はＮＰ
Ｎトランジスタのベース、８は同トランジスタのエミッ
タである。

以上の工程図は第２図の構造に併せて描かれているが、
第１図の構造を得るにはｎ“領域３の位置をずらせ、或
いは寸法を変えればよいことは当業者には自明である。

また、上記工程に含まれる個々の処理は当業者に周知の
方法で実施され、素子を形成する各種の不純物拡散領域
の寸法や不純物濃度は通常の値に即して設定すればよい
。

〔発明の効果〕

本発明のメモリセルに於いては、ＰＮＰ　トランジスタ
のベース領域にｎ＋領領域設けられた結果、接合容量の
増加による節点電位のワード線電位への強制追随と、ラ
テラルトランジスタの特性向上が実現し、メモリセルの
動作速度が向上する効果が得られている。

【図面の簡単な説明】

第１図は第１の実施例のメモリセルの断面構造を示す模
式図、 第２図は第２の実施例のメモリセルの断面構造を示す模
式図、 第３図は本発明のメモリセルの形成工程を示す断面模式
図、 第４図はメモリセルの回路図、 第５図はメモリセルを等測的に示す図、第６図はバイポ
ーラメモリの回路を示す図、第７図は従来のメモリセル
の断面構造を示す模式図 であって、 図に於いて ｌはｎ＋埋め込み層、 ２はｎ型エピタキシャル層、 ２’はｎ型コレクタ、 ２″はｎ型ベース、 ３はｎ＋埋め込み領域、 ４はエミッタ、 ５はコレクタ、 ７はｐ型ベース、 ８はエミッタ、 ＩＯはｐ型Ｓｉ基板、 １１は選択酸化膜、 Ｉ２はトレンチ分離領域 である。

Claims (2)

【特許請求の範囲】
1. （１）一方導電型の埋め込み層（１）によって基板（１
   ０）から分離された半導体領域に、他方導電型のエミッ
   タ（４）、一方導電型のベース（２”）ならびに他方導
   電型のコレクタ（６）から成るラテラルトランジスタと
   、一方導電型のコレクタ（２’）、他方導電型のベース
   （７）、一方導電型のエミッタ（８）から成るバーティ
   カルトランジスタが設けられ、これ等のトランジスタが
   サイリスタ接続された回路が２個交差接続されて成る集
   積型半導体メモリセルを包含する集積型半導体メモリで
   あって、 該メモリセルに於いて、該ラテラルトランジスタの一方
   導電型のベース領域には、該一方導電型の埋め込み層（
   １）および該他方導電型のエミッタ（４）に隣接して、
   該一方導電型のベース領域より高不純物濃度である一方
   導電型の領域（３）が設けられていることを特徴とする
   集積型半導体メモリ。
2. （２）請求項１の集積型半導体メモリに包含される前記
   メモリセルに於いて、前記一方導電型の高不純物濃度領
   域（３）は前記ベース領域２の底面全域に設けられてい
   ることを特徴とする集積型半導体メモリ。