JPH01150362A - ヘテロ接合バイポーラトランジスタの製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタの製造方法Info
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- JPH01150362A JPH01150362A JP62310210A JP31021087A JPH01150362A JP H01150362 A JPH01150362 A JP H01150362A JP 62310210 A JP62310210 A JP 62310210A JP 31021087 A JP31021087 A JP 31021087A JP H01150362 A JPH01150362 A JP H01150362A
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はへテロ接合バイポーラトランジスタの製造方法
に関する。
に関する。
ＧａＡｓ／ＡｌＧａＡｓ系材料を用いた従来のへテロ接
合バイポーラトランジスタの代表的な構造を第３図に示
す。
合バイポーラトランジスタの代表的な構造を第３図に示
す。
第３図に示すように、半絶縁性Ｇ ａ Ａ ｓ基板１の
上に順次積層して設けたｎ 型Ｇ ａ Ａ ｓコレクタ
層２、ｎ型ＧａＡｓコレクタ層３、ｐ 型Ｇ ａ Ａ
ｓベース層４と、ｐ ！！！！ＧａＡｓベース層４の上
に選択的に順次積層して設けたｎ型ＡＩ Ｇ ａ Ａ
ｓエミツタ層５及びｎ 型ＧａＡｓ−ｒ−ミッタ層６と
、ｎ型ＡＩ Ｇ ａ Ａ ｓエミツタ層５及びｎ Ｍ
ｌｌＧａＡｓエミッタ層６の周囲のｐ 型Ｇａ Ａ ｓ
ベース層４及びｎ型ＧａＡｓコレクター馳選択的に設け
たｐ 型外部ベース層７と、ｎ 型ＧａＡｓエミツタ層
６の上に設けたエミッタ電極８と、ｐ 型外部ベース層
７の上に設けたベース電極９と、ｐ 型外部ベース層７
の周縁のｎ型ＧａＡｓコレクタ層３を選択的に除去して
露出したｎ 型ＧａＡｓコレクタ層２の上に設けたコレ
ク夕電極１０とを含んでヘテロ接合バイポーラトランジ
スタが構成される。
上に順次積層して設けたｎ 型Ｇ ａ Ａ ｓコレクタ
層２、ｎ型ＧａＡｓコレクタ層３、ｐ 型Ｇ ａ Ａ
ｓベース層４と、ｐ ！！！！ＧａＡｓベース層４の上
に選択的に順次積層して設けたｎ型ＡＩ Ｇ ａ Ａ
ｓエミツタ層５及びｎ 型ＧａＡｓ−ｒ−ミッタ層６と
、ｎ型ＡＩ Ｇ ａ Ａ ｓエミツタ層５及びｎ Ｍ
ｌｌＧａＡｓエミッタ層６の周囲のｐ 型Ｇａ Ａ ｓ
ベース層４及びｎ型ＧａＡｓコレクター馳選択的に設け
たｐ 型外部ベース層７と、ｎ 型ＧａＡｓエミツタ層
６の上に設けたエミッタ電極８と、ｐ 型外部ベース層
７の上に設けたベース電極９と、ｐ 型外部ベース層７
の周縁のｎ型ＧａＡｓコレクタ層３を選択的に除去して
露出したｎ 型ＧａＡｓコレクタ層２の上に設けたコレ
ク夕電極１０とを含んでヘテロ接合バイポーラトランジ
スタが構成される。
第３図の構造においては、エミッタ・ベース接合かへテ
ロ接合になっておシ、ベース層からエミツタ層への正孔
の注入が少なくなる。したがって、ベース層のキャリア
濃度（正孔濃度）を高くした場合においても、ホモ接合
バイポーラトランジスタに比べて高いエミッタ注入効率
を得ることができる。すなわち、第３図に示したヘテロ
接合バイポーラトランジスタにおいては、低いベース抵
抗と高い電流増幅率が同時に実現でき、高速動作が可能
なトランジスタを提供することができる。
ロ接合になっておシ、ベース層からエミツタ層への正孔
の注入が少なくなる。したがって、ベース層のキャリア
濃度（正孔濃度）を高くした場合においても、ホモ接合
バイポーラトランジスタに比べて高いエミッタ注入効率
を得ることができる。すなわち、第３図に示したヘテロ
接合バイポーラトランジスタにおいては、低いベース抵
抗と高い電流増幅率が同時に実現でき、高速動作が可能
なトランジスタを提供することができる。
第３図に示した構造のへテロ接合バイポーラトランジス
タを単体デバイスとして用いる場合は、性能および製造
上で基本的に問題はない。しかし、ヘテロ接合バイポー
ラトランジスタを集積化して回路を構成する場合には、
いくつかの改善すべき問題がある。すなわち、第３図に
示すよりなメサ構造では、ひとつのバイポーラトランジ
スタの各電極間に大きな段差が存在するため、多数のへ
テロ接合バイポーラトランジスタを同一基板上に集積し
た場合には、これらの表面の凹凸が素子間配線の段切れ
の原因となシ易い。また、メサ構造は、メサエッチング
用マスクの目合わせ寸法の余裕やメサ段差形状の広がり
などを含むため、基本的に素子の微細化に不向きであシ
大規模の集積化を図るのが困難となる。
タを単体デバイスとして用いる場合は、性能および製造
上で基本的に問題はない。しかし、ヘテロ接合バイポー
ラトランジスタを集積化して回路を構成する場合には、
いくつかの改善すべき問題がある。すなわち、第３図に
示すよりなメサ構造では、ひとつのバイポーラトランジ
スタの各電極間に大きな段差が存在するため、多数のへ
テロ接合バイポーラトランジスタを同一基板上に集積し
た場合には、これらの表面の凹凸が素子間配線の段切れ
の原因となシ易い。また、メサ構造は、メサエッチング
用マスクの目合わせ寸法の余裕やメサ段差形状の広がり
などを含むため、基本的に素子の微細化に不向きであシ
大規模の集積化を図るのが困難となる。
メサ構造において、表面エミッタ電極との段差が最も大
きくなるのは最下部のコレクタ電極である。したがって
、このコレクタ電極を表面から取り出す方法として、表
面のｎ型に、ｆＪ：ｔ ａ Ａ ｓ層からｐ＋型ベース
層を通してｎ型不純物をイオン注入して、ｐ＋型ベース
層をｎ＋型に反転させる方法が考えられる。しかし、ヘ
テロ接合バイポーラトランジスタでは通常ベース領域の
正孔濃度が１０１８〜１０ ” ｃｍ−”と高いため、
これを再びｎ÷型に反実を考え合わせると、実際にはｐ
＋層を反転して低抵抗のｎ 層を形成するのは極めて困
難となる。
きくなるのは最下部のコレクタ電極である。したがって
、このコレクタ電極を表面から取り出す方法として、表
面のｎ型に、ｆＪ：ｔ ａ Ａ ｓ層からｐ＋型ベース
層を通してｎ型不純物をイオン注入して、ｐ＋型ベース
層をｎ＋型に反転させる方法が考えられる。しかし、ヘ
テロ接合バイポーラトランジスタでは通常ベース領域の
正孔濃度が１０１８〜１０ ” ｃｍ−”と高いため、
これを再びｎ÷型に反実を考え合わせると、実際にはｐ
＋層を反転して低抵抗のｎ 層を形成するのは極めて困
難となる。
本願発明の目的は、上記欠点を除去し、配線間の段差の
少ないヘテロ接合バイポーラトランジスタの製造方法を
提供することＫある。
少ないヘテロ接合バイポーラトランジスタの製造方法を
提供することＫある。
本発明のへテロ接合バイポーラトランジスタの製造方法
は、半絶縁性半導体基板の一主面に一導電型の第１の半
導体からなるコレクタ領域を選択イオン注入によ膜形成
する工程と、前記コレクタ領域の一部とこれに隣接する
前記半絶縁性半導体基板を含む領域を選択的にエツチン
グ除去して凹部を形成する工程と、前記凹部の底面上に
逆導電型の第１の半導体からなるベース領域および一導
電型で且つ第１の半導体よりも広い禁制帯をもつ第２の
半導体からなるエミッタ領域を順次選択エピタキシャル
再成長する工程とを含んで構成される。
は、半絶縁性半導体基板の一主面に一導電型の第１の半
導体からなるコレクタ領域を選択イオン注入によ膜形成
する工程と、前記コレクタ領域の一部とこれに隣接する
前記半絶縁性半導体基板を含む領域を選択的にエツチン
グ除去して凹部を形成する工程と、前記凹部の底面上に
逆導電型の第１の半導体からなるベース領域および一導
電型で且つ第１の半導体よりも広い禁制帯をもつ第２の
半導体からなるエミッタ領域を順次選択エピタキシャル
再成長する工程とを含んで構成される。
本発明の製造方法では、選択イオン注入技術およびヘテ
ロエピタキシャル再成長技術を採用することによシ、配
線間の段差の少ないヘテロ接合バイポーラトランジスタ
を実現することができる。
ロエピタキシャル再成長技術を採用することによシ、配
線間の段差の少ないヘテロ接合バイポーラトランジスタ
を実現することができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ト）は、本発明の一実施例を説明する
だめの工程Ｊ［に示した半導体チップの断面図である。
だめの工程Ｊ［に示した半導体チップの断面図である。
まず、第１図（ａ）Ｋ示すように、半絶縁性ＧａＡｓ基
板１の上Ｋ例えばＳｉ（シリコン）イオンの選択イオン
注入によって、ｎ型ＧａＡｓコレクタ層３を形成する。
板１の上Ｋ例えばＳｉ（シリコン）イオンの選択イオン
注入によって、ｎ型ＧａＡｓコレクタ層３を形成する。
Ｓｉイオンの注入条件としては、例えば加速エネルギー
２５０ｋｅＶでドーズ量３Ｘ１０１２ｃｍ−”とするこ
とができる。Ｓｉイオン注入後、基板表面を例えばＳｉ
Ｎｘ膜で機い、８ｏＯ℃で２０分間の活性化熱処理を行
った後、ＳｉＮｘ膜を除去する。
２５０ｋｅＶでドーズ量３Ｘ１０１２ｃｍ−”とするこ
とができる。Ｓｉイオン注入後、基板表面を例えばＳｉ
Ｎｘ膜で機い、８ｏＯ℃で２０分間の活性化熱処理を行
った後、ＳｉＮｘ膜を除去する。
次に、第１図（ｂ）に示すように、改めてＳ ｉＯｔ
Ｍｌｌを基板全面に３００ｎｍの厚さで被着し、ホトリ
ソグラフィ技術によシ選択的にエツチングして開口部を
形成する。この開口部の形成により、少なくともｎ型Ｇ
ａ Ａ ｓコレクタ層３の一部を含む領域が露出され
る。
Ｍｌｌを基板全面に３００ｎｍの厚さで被着し、ホトリ
ソグラフィ技術によシ選択的にエツチングして開口部を
形成する。この開口部の形成により、少なくともｎ型Ｇ
ａ Ａ ｓコレクタ層３の一部を含む領域が露出され
る。
次に、第１図（ｃ）に示すように％Ｓｉｎ、膜１ｎ金膜
スクとして前記開口部のＧ ａ Ａ ｓを１１００ｎの
深さにエツチングする。
スクとして前記開口部のＧ ａ Ａ ｓを１１００ｎの
深さにエツチングする。
次に、第１図（ｄ）に示すように、分子線エピタキシャ
ル成長法を用いて、ｐ４型ＧａＡｓベース層４、ｎ型Ａ
込ＧａＡｓ ｘミッタ層５およびｎ＋型ＧａＡｓエミッ
タ層６を順次エピタキシャル再成長する。
ル成長法を用いて、ｐ４型ＧａＡｓベース層４、ｎ型Ａ
込ＧａＡｓ ｘミッタ層５およびｎ＋型ＧａＡｓエミッ
タ層６を順次エピタキシャル再成長する。
Ｚ組成の変化の形態は、階段状あるいは傾斜状のいずれ
に選んでもよい、エピタキシャル再成長の条件を最適化
することにより、エピタキシャル成長層を５ｉＯｚ膜１
１の開口部分にのみ形成する。
に選んでもよい、エピタキシャル再成長の条件を最適化
することにより、エピタキシャル成長層を５ｉＯｚ膜１
１の開口部分にのみ形成する。
但し、ｓｉｏ、Ｂｉｌの上にたとえ多結晶層が堆積した
場合においても、その膜厚がＳ ｉｏ、膜１１の厚さに
比べて薄い場合には、後にＳｉｎ、膜１１をエツチング
除去する際に一緒に除去することができる。ｐ＋型Ｇａ
Ａｓベース層４、ｎ型ＡｚＧａＡｓエミッタ層５および
ｎ＋型ＧａＡｓエミッタ層６の厚さは、例えばそれぞれ
１１００ｎ、１１００ｎ、５０ｎｍとすることができる
。
場合においても、その膜厚がＳ ｉｏ、膜１１の厚さに
比べて薄い場合には、後にＳｉｎ、膜１１をエツチング
除去する際に一緒に除去することができる。ｐ＋型Ｇａ
Ａｓベース層４、ｎ型ＡｚＧａＡｓエミッタ層５および
ｎ＋型ＧａＡｓエミッタ層６の厚さは、例えばそれぞれ
１１００ｎ、１１００ｎ、５０ｎｍとすることができる
。
次に、第１図（ｅ）に示すように、例えば弗ｒ１？（Ｈ
Ｆ）を用いてＳ ｉｏｒ ＭＬ １１をエツチング除去
し、に順次積層して形成する。ここで、ｎ型Ａ、ＭＧａ
Ａｓエミッタ層５は前記ｐ＋型Ｇａ Ａ ｓベース層４
のみと接触するように形成する。
Ｆ）を用いてＳ ｉｏｒ ＭＬ １１をエツチング除去
し、に順次積層して形成する。ここで、ｎ型Ａ、ＭＧａ
Ａｓエミッタ層５は前記ｐ＋型Ｇａ Ａ ｓベース層４
のみと接触するように形成する。
次に、第１図（０に示すように、ホトリソグラフィ、真
空蒸着および合金化熱処理技術によ〕、エミッタ電極８
、ベース電極９およびコレクタ電極Ｉｔ） よびコレクタｌ電櫂６、下層が合金４を熱処理した下層
が合金イヒ熱処理した金亜鉛膜で上層がチタン金膜から
なる二重膜構造である。
空蒸着および合金化熱処理技術によ〕、エミッタ電極８
、ベース電極９およびコレクタ電極Ｉｔ） よびコレクタｌ電櫂６、下層が合金４を熱処理した下層
が合金イヒ熱処理した金亜鉛膜で上層がチタン金膜から
なる二重膜構造である。
第２図（ａ） 、 （ｂ）は本発明の一実施例における
エミッタ、ベースおよびコレクタの各領域の幾何学的配
置を説明するだめの平面図である。
エミッタ、ベースおよびコレクタの各領域の幾何学的配
置を説明するだめの平面図である。
第２図＜ａ） 、 （ｂ）に示すように、ｎ型ＧａＡｓ
コレクタ層３、ｐ＋型Ｇａ Ａ ｓベース層４およびｎ
ｍ ＡＩ Ｇ ａＡｓエミッタ層５の各領域の相互の
配置を組合せた幾何学的配置がそれぞれ実現可能である
。
コレクタ層３、ｐ＋型Ｇａ Ａ ｓベース層４およびｎ
ｍ ＡＩ Ｇ ａＡｓエミッタ層５の各領域の相互の
配置を組合せた幾何学的配置がそれぞれ実現可能である
。
本実施例では、エミッタおよびコレクタがｎ型でベース
がｐ型の所謂ｎｐｎ型トランジスタを例として説明した
が、ｐｎｐ型トランジスタの製造においても本発明の方
法は同様に適用可能である。
がｐ型の所謂ｎｐｎ型トランジスタを例として説明した
が、ｐｎｐ型トランジスタの製造においても本発明の方
法は同様に適用可能である。
〔発明の効果〕
以上説明したように本発明は、半絶縁性半導体基板中に
コレクタ領域及びベース領域を埋込んで形成することに
よ抄、ベース電極およびコレクタ電極を同一平面上から
取り出すことが可能となり、従来のトランジスタに比べ
て配線間の段差を著しく減少することができる。また、
本発明のへテロ接合バイポーラトランジスタでは、ベー
ス・コレクタ間の境界領域を最小限に小さくすることが
でき、同一のエミッタ寸法の場合、従来のトランジスタ
に比べて高周波特性を格段に向上させることが可能で、
本発明の方法によれば、高集積化に有利な構造をもつヘ
テロ接合バイポーラトランジスタを容易に製造すること
ができるという効果を有する。
コレクタ領域及びベース領域を埋込んで形成することに
よ抄、ベース電極およびコレクタ電極を同一平面上から
取り出すことが可能となり、従来のトランジスタに比べ
て配線間の段差を著しく減少することができる。また、
本発明のへテロ接合バイポーラトランジスタでは、ベー
ス・コレクタ間の境界領域を最小限に小さくすることが
でき、同一のエミッタ寸法の場合、従来のトランジスタ
に比べて高周波特性を格段に向上させることが可能で、
本発明の方法によれば、高集積化に有利な構造をもつヘ
テロ接合バイポーラトランジスタを容易に製造すること
ができるという効果を有する。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図（ａ
） 、 （ｂ）は本発明の一実施例におけるエミッタ、
ベースおよびコレクタの各領域の幾何学的配置を説明す
るための平面図、第３図は従来のへテロ接合バイポーラ
トランジスタの一例を示す半導体チップの断面図である
。 １・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・・
ｎ＋型Ｇ ａ Ａ ｓコレクタ層、３・・・・・・ｎ型
ＧａＡｓコレクタ層、４・・・・・・ｐ”型ＧａＡｓベ
ース層、５・・・・・・ｎＪＡｔＧａＡｓエミッタ層、
６・・・・・・ｎ＋型ＧａＡｓエミッタ層、７・・・・
・・ｐ＋型外部ベース層、８・・・・・・エミッタ電極
、９・・・・・・ベース電極、１０・・・・・・コレク
タ電極、１１・・・・・・５ｉＯ８膜。 代理人 弁理士 内 原 音 燭７２ 条ｌス
めの工程順に示した半導体チップの断面図、第２図（ａ
） 、 （ｂ）は本発明の一実施例におけるエミッタ、
ベースおよびコレクタの各領域の幾何学的配置を説明す
るための平面図、第３図は従来のへテロ接合バイポーラ
トランジスタの一例を示す半導体チップの断面図である
。 １・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・・
ｎ＋型Ｇ ａ Ａ ｓコレクタ層、３・・・・・・ｎ型
ＧａＡｓコレクタ層、４・・・・・・ｐ”型ＧａＡｓベ
ース層、５・・・・・・ｎＪＡｔＧａＡｓエミッタ層、
６・・・・・・ｎ＋型ＧａＡｓエミッタ層、７・・・・
・・ｐ＋型外部ベース層、８・・・・・・エミッタ電極
、９・・・・・・ベース電極、１０・・・・・・コレク
タ電極、１１・・・・・・５ｉＯ８膜。 代理人 弁理士 内 原 音 燭７２ 条ｌス
Claims (1)
- 半絶縁性半導体基板の一主面に一導電型の第１の半導
体からなるコレクタ領域を選択イオン注入により形成す
る工程と、前記コレクタ領域の一部とこれに隣接する前
記半絶縁性半導体基板を含む領域を選択的にエッチング
除去して凹部を形成する工程と、前記凹部の底面上に逆
導電型の第１の半導体からなるベース領域および一導電
型で且つ第１の半導体よりも広い禁制帯をもつ第２の半
導体からなるエミッタ領域を順次選択エピタキシャル再
成長する工程とを含むことを特徴とするヘテロ接合バイ
ポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62310210A JPH01150362A (ja) | 1987-12-07 | 1987-12-07 | ヘテロ接合バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62310210A JPH01150362A (ja) | 1987-12-07 | 1987-12-07 | ヘテロ接合バイポーラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01150362A true JPH01150362A (ja) | 1989-06-13 |
Family
ID=18002518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62310210A Pending JPH01150362A (ja) | 1987-12-07 | 1987-12-07 | ヘテロ接合バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01150362A (ja) |
-
1987
- 1987-12-07 JP JP62310210A patent/JPH01150362A/ja active Pending
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