JPH04130876A - 増幅型イメージセンサにおける固定パターンノイズ抑圧回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、増幅型イメージセンサにおける固定パター
ンノイズを除去するための固定パターンノイズ抑圧回路
に関する。

〔従来の技術〕

従来、静電誘導トランジスタ（Ｓｔａｔｉｃ　１ｎｄｕ
ｃｔｉｏｎ丁ｒａｎｓｉｓｔｏｒ　：　Ｓ　Ｉ　Ｔと略
称されている）や電荷変調素子（Ｃｈａｒｇｅ　Ｍｏｄ
ｕｌａｔｉｏｎ　Ｄｅｖｉｃｅ　：　ＣＭ　Ｄと略称さ
れている）などの増幅型光電変換素子を画素として用い
た増幅型イメージセンサにより画像を再生する装置にお
いては、増幅型イメージセンサ固有の固定パターンノイ
ズ（以下ＦＰＮと略称する）をキャンセルするために、
フレームメモリ等の記憶手段を設け、シャッタ等でイメ
ージセンサを遮光して該記憶手段に各画素毎のＦＰＮを
蓄積し、イメージセンサの各画素から得られた画像情報
から、その画素に対応するＦＰＮを減真して画像信号を
得るようにしたＦＰＮ抑圧回路が必要となる。

このようなＦＰＮ抑圧回路において、ＦＰＮを抽出し記
憶手段にＦＰＮを蓄積する場合、複数フレームに亘って
ＦＰＮを積分し、最終的に平均化してイメージセンサの
ＦＰＮとする方が、ランダムノイズ成分も低減でき、良
好な画像が得られる。

この複数フレームのＦＰＮを積分し蓄積する手段として
は、第３図に示すように、Ａフィールド及びＢフィール
ドの個別にフィールドバッファ等のメモリを設け、フィ
ールドを判別しながら第４図のタイミングチャートに示
したタイミングで、メモリにＦＰＮデータを蓄積する方
法がある。

すなわち、第３図において、１０１は増幅型イメージセ
ンサからのデータを入力するＦＰＮデータ入力端子、１
０２は後述のフィールドメモリのリード及びライトクロ
ック入力端子、１０３は・ＦＰＮ取り込みを指示するＦ
ＰＮ取り込み信号入力端子、１０４はイメージセンサか
らのデータがＡフィールドかＢフィールドかを示すフィ
ールドインデックス信号入力端子、１０５は垂直同期信
号入力端子、１０６はＦＰＮを複数フレームに亘って積
分するための加算器、１０７及び１０８はＦＰＮ蓄積の
ためのフィールドメモリで、フィールドメモリ１０７　
はＡフィールドデータ、フィールドメモリ１０８はＢフ
ィールドデータを取り込むものである。　　１０９はフ
ィールドインデックス信号によりフィールドメモリ１０
７又は１０８のメモリデータを選択出力するように切り
換え、後述の単安定マルチバイブレータの信号で動作す
る、７４１５７に代表されるセレクタ、１１０はＦＰＮ
をフィールドインデックス信号に応じてフィールドメモ
リ１０１又は１０Ｂへ書き込むために、該フィールドメ
モリ１０７又は１０Ｂのライトイネーブル入力を制御す
るための制御回路、１１１はＦＰＮ取り込み信号を受け
て、垂直同期信号２周期分のパルスを有する信号Ｃを発
生させる単安定マルチバイブレータ、１１２は蓄積ＦＰ
Ｎデータ出力端子である。

次にこのように構成したＦＰＮ蓄積回路の動作を簡単に
説明する。説明のために各信号の論理レベルは、第４図
のタイミングチャートに示すように設定した。ＶＤはイ
メージセンサがらの信号に同期した垂直同期信号、ＥＮ
は″Ｈ″Ｈ″にＦＰＮ取り込みを示すＦＰＮ取り込み信
号、Ｆｌは“Ｈ″でＡフィールド、“Ｌ”でＢフィール
ドを示すフィールドインデックス信号、ａ及びｂはＬ”
でフィールドメモリ１０７及び１０Ｂをそれぞれイネー
ブルにするライトイネーブル信号、ＣＫはフィールドメ
モ１月０７及び１０８のリード・ライトクロックで、斜
線部分はクロック発生期間を示している。

ライトイネーブル信号ａ及びｂは、ＦＰＮ取り込み信号
ＥＮがＬ″の時は常にＨ″であり、フィールドメモリ１
０７及び１０８へのデータ書き込みは禁止される。ＦＰ
Ｎ取り込み信号ＥＮがＨ″になると、制御回路１１０に
よりフィールドインデックス信号Ｆｌに合わせてフィー
ルドメモリ１０７又は１０８をイネーブルにし、ＦＰＮ
データを書き込む、またセレクタ１０９においては、フ
ィールドインデックス信号ＦｒがＨ”のときはフィール
ドメモリ１０７例のメモリデータを、また“Ｌ″のとき
はフィールドメモリ１０８例のメモリデータを出力する
ように動作させ、該セレクタ１０９の出力を加算器１０
６で加算し、ＦＰＮを積分して再度各フィールドメモリ
１０７．１０８へ書き込むことによって、複数フレーム
に亘ってＦＰＮが蓄積される。

またＦＰＮ取り込み開始時には、それ以前にフィールド
メモリ１０７及び１０８に蓄積されていたデータが、加
算器１０６へ入力されることになるため、これを避ける
ため信号Ｃで示すように、単安定マルチバイブレータ１
１１より“Ｌ″パルス１フレ一ム期間分発生させ、セレ
クタ１０９の出力を全て“Ｌ”にし、フィールドメモリ
１０７及び１０８の初期化を行うようになっている。

〔発明が解決しようとする課題〕

ところで上記構成のＦＰＮ蓄積回路においては、フィー
ルドメモリ１０７又は１０Ｂからセレクタ１０９を通り
加算器１０６での演算結果を再度フィールドメモリへ書
き込むバスが最長となり、この蓄積回路のクリティカル
バスとなる。したがってフィールドメモリ１０７及び１
０８のデータ書き込みを制御する制御回路１１０のタイ
ミング設計が複雑になる。

またこのＦＰＮ蓄積回路のように複数フレームに亘る積
分を連続して行う場合、非常に低周波のノイズを抑圧す
ることはできない。このように非常に低い周波数のノイ
ズを抑圧する場合、例えば１秒間に１回のＦＰＮを取り
込むような動作制御が必要となるが、これを実施するに
は、制御回路は更に複雑になり、大規模化してしまうお
それがある。

本発明は、従来の増幅型イメージセンサのＦＰＮ抑圧回
路に用いるＦＰＮ蓄積回路における上記問題点を解消す
るためになされたもので、フィールドメモリへのＦＰＮ
デーデーき込み制御のためのイネーブルコントロールや
、フィールドインデックス信号によるメモリ書き込み制
御及びセレクタの信号切り換え制御などを考慮すること
なく、簡単な回路で複数フレームに亘ってＦＰＮを蓄積
でき、また積分間隔も任意に設定できるようにした蓄積
手段をもつ増幅型イメージセンサのＦＰＮ抑圧回路を提
供することを目的とする。

〔課題を解決するための手段及び作用〕上記問題点を解
決するため、本発明は、増幅型イメージセンサの素子固
存のＦＰＮを複数フレームに亘って蓄積し、演算処理に
よりＦＰＮを抑圧する回路において、前記ＦＰＮを蓄積
する手段を、縦続接続された第１及び第２のフィールド
メモリと、一方の入力端子に前記第２のフィールドメモ
リの出力を接続し出力端子を前記第１のフィールドメモ
リの入力に接続した演算回路と、入力端子をＦＰＮデー
タ入力端子に接続し出力端子を前記演算回路の他方の入
力端子に接続した入力ＦＰＮデータの通過を制御するフ
リーズ回路と、該フリーズ回路の動作を制御するコント
ロール信号を送出する制御回路とで構成するものである
。

このように構成した蓄積手段は、メモリのデータ書き込
み制御やフィールドインデックス信号によるフィールド
メモリ書き込み制御及びセレクタの信号切り換え制御等
を考慮することなく、縦続接続した第１及び第２のフィ
ールドメモリと演算回路によるクリティカルバスを最短
にした簡単な回路構成で、ＦＰＮを複数フレームに亘っ
て積分することができ、また制御回路から送出されるフ
リーズ回路の動作を制御するコントロール信号の設定に
より、積分フレーム数及び積分間隔を制御することがで
きる。

〔実施例〕

次に実施例について説明する。第１図は、本発明に係る
ＦＰＮ抑圧回路におけるＦＰＮ蓄積回路の一実施例を示
すブロック構成図で、第２図は、その動作を説明するた
めのタイミングチャートである０図において、１はデジ
タル化されたＦＰＮデータの入力端子、２はＦＰＮ取り
込みを示す取り込み期間時″Ｈ”となるＦＰＮ取り込み
開始信号ＥＮの入力端子、３は後述のフィールドメモリ
７．８のリード・ライトするためのクロックＣＫの入力
端子、４は増幅型イメージセンサの信号に同期した垂直
同期信号ＶＤの入力端子である。５はフィールドメモリ
７．８へのデータ書込みを禁止するためのフリーズ回路
で、ＦＰＮ取り込み期間を示す信号ｂ（第２図参照）が
“Ｈ”のときに入力端子１から入力されるＦＰＮデータ
を通過させ、“Ｌ″のときには、その出力を全てＬ”と
するように動作をするものであり、ＡＮＤ回路等の論理
回路により構成できるものである。６はＦＰＮを積分す
るための加算器、７及び８はＦＩＦＯメモリなどからな
るフィールドメモリである。

また９は、第２図のタイミングチャートにおいて制御信
号ａで示すように、ＦＰＮ取り込み開始信号ＥＮが“Ｈ
”となったとき、垂直同期信号ＶＤの２周期分のＬ”パ
ルスを発生させる単安定マルチバイブレータである。１
０はフィールドメモリ７．８を初期化するための初期化
回路で、単安定マルチバイブレーク９からの制御信号ａ
により、該制御信号ａが“Ｌ″時には出力を“Ｌ′″と
し、“Ｈ”時にはフィールドメモリ８のデータを通過さ
せるものであり、前記フリーズ回路５と同様にＡＮＤ回
路等の論理回路で構成される。　１１はＦＰＮ取り込み
期間を示す信号すを生成する制御回路であり、ＦＰＮ取
り込み開始信号ＥＮを受け、垂直同期信号ＶＤに同期し
た“Ｈ”パルスを周期的に発注させるカウンター等の計
数手段により実現できるものである。また１２は蓄積Ｆ
ＰＮデータ出力端子で、複数フレームに亘って積分され
たＦＰＮデータを出力する。

次にこのように構成されたＦＰＮ蓄積回路の動作につい
て説明する。ＦＰＮデータ入力端子１より入力されるイ
メージセンサ固有のＦＰＮデータは、ＦＰＮ取り込み開
始信号ＥＮがＨ″となると同時に、制御回路１１の出力
信号すは“Ｈ”となるので、この出力信号すにより制御
されるフリーズ回路５の出力に現れ、加算器６の一方の
入力へＥｌ’ｌ　、ｌＪ［ｌされる。この時、フィール
ドメモリ８からは、それ以前まで蓄積されていたデータ
が出力されているので、そのままフィールドメモリ８の
出力を加算器６の他方の入力に帰還させると、フィール
ドメモリ中のデータはＦＰＮデータを取り込む毎に更に
加算されオーバーフローするので、初期化回路１０によ
りフィールドメモリを初期化しなければならない。この
初期化は、前述したようにＦＰＮ取り込み開始信号ＥＮ
が“Ｈ”となると同時に、垂直同期信号ＶＤに同期して
該垂直同期信号ＶＤの２周期分の“Ｌ”パルスを出力す
る単安定マルチバイブレータ９からの制御信号ａを、初
期化回路１０に入力して行われる。すなわち初期化回路
１０は、単安定マルチバイブレータ９からの制御信号ａ
がＬ″のとき、出力を全て“Ｌ”にしてフィールドメモ
リ７．８の初期化を行い、−力制御信号ａが“Ｈ″のと
きは、フィールドメモリ８の出力を通過さセるように動
作する。

このように初期化回路１０が動作することによって、Ｆ
ＰＮ取り込み開始信号ＥＮが“Ｈ”となった場合、１フ
レ一ム期間分、加算器６の他方の入力は全てＬ”となり
、加算器６の出力はｌフレーム期間、入力端子１から入
力されたＦＰＮ入力信号がそのまま出力され、フィール
ドメモリ７８へ１フレ一ム分のデータとして取り込まれ
る。

こののち単安定マルチバイブレーク９の出力は“Ｈ″と
なり、初期化回路１０の出力にはフィールドメモリ日の
出力が現れ、以降加算器６及びフィールドメモリ７．８
により複数フレームに亘ってＦＰＮデータが積分蓄積さ
れる。

このとき、制御回路１１の出力信号すを、第２図のタイ
ミングチャートに示すように動作させれば、任意のフレ
ーム数分のＦＰＮデータを積分するだけでなく、積分間
隔を自由に設定してＦＰＮデータをフィールドメモリへ
蓄積することが可能となる。

〔発明の効果〕

以上実施例に基づいて説明したように、本発明によれば
、クリティカルパスを最短にした簡単な回路構成で複数
フレームに亘ってＦＰＮを積分することができ、またｍ
Ｗ回路のコントロール信号により積分フレーム数及び積
分間隔を設定することができ、これにより非常に低い周
波数成分をもつノイズ及びランダムノイズを低減するこ
とができる。

【図面の簡単な説明】

第１図は、本発明に係るＦＰＮ抑圧回路におけるＦＰＮ
蓄積回路の一実施例を示すブロック構成図、第２図は、
その動作を説明するためのタイミングチャート、第３図
は、従来のＦＰＮ蓄積回路の構成例を示すブロック構成
図、第４図は、その動作を説明するためのタイミングチ
ャートである。 図において、１はＦＰＮデータ入力端子、２はＦＰＮ取
り込み開始信号入力端子、３はフィールドメモリのリー
ド・ライトクロック入力端子、４は垂直同期信号入力端
子、５はフリーズ回路、６は加算器、７．８はフィール
ドメモリ、９は単安定マルチバイブレータ、１０は初期
化回路、１１は制御回路、１２はＦＰＮデータ出力端子
を示す。

Claims (1)

【特許請求の範囲】
1. １、増幅型イメージセンサの素子固有の固定パターンノ
   イズを複数フレームに亘って蓄積し、演算処理により固
   定パターンノイズを抑圧する回路において、前記固定パ
   ターンノイズを蓄積する手段は、縦続接続された第１及
   び第２のフィールドメモリと、一方の入力端子に前記第
   ２のフィールドメモリの出力を接続し出力端子を前記第
   １のフィールドメモリの入力に接続した演算回路と、入
   力端子を固定パターンノイズデータ入力端子に接続し出
   力端子を前記演算回路の他方の入力端子に接続した入力
   固定パターンノイズデータの通過を制御するフリーズ回
   路と、該フリーズ回路の動作を制御するコントロール信
   号を送出する制御回路とからなり、該制御回路のコント
   ロール信号の設定により入力固定パターンノイズデータ
   の積分フレーム数及び積分間隔を制御できるように構成
   したことを特徴とする増幅型イメージセンサにおける固
   定パターンノイズ抑圧回路。