JPH04306983A - 撮像信号処理回路 - Google Patents
撮像信号処理回路Info
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- JPH04306983A JPH04306983A JP3096141A JP9614191A JPH04306983A JP H04306983 A JPH04306983 A JP H04306983A JP 3096141 A JP3096141 A JP 3096141A JP 9614191 A JP9614191 A JP 9614191A JP H04306983 A JPH04306983 A JP H04306983A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、増幅型固体撮像素子
の出力信号から該素子固有の固定パターンノイズ（以下
ＦＰＮと略称する）を抑圧するための撮像信号処理回路
に関する。
の出力信号から該素子固有の固定パターンノイズ（以下
ＦＰＮと略称する）を抑圧するための撮像信号処理回路
に関する。
【０００２】
【従来の技術】従来、増幅型固体撮像素子固有のＦＰＮ
を抑圧する方式には種々の提案がなされているが、図４
は、最も一般的なＦＰＮ抑圧回路の回路構成を示す図で
ある。撮像素子からの信号ＩＮは入力端子１０１ より
入力され、Ａ／Ｄ変換器１０２ によりデジタルデータ
に変換される。このとき、シャッター等の遮光手段によ
り撮像素子への光が遮光されている場合、ＦＰＮ取り込
みを示す端子１０７ より入力される制御信号ＣＯＮＴ
により、ゲート回路１０３ はＡ／Ｄ変換器１０２ の
出力信号を通し、フレームメモリー１０４ ヘ書き込み
、１フレーム分の書き込みが終了した時点でデータの書
き込みを禁止するように動作し、フレームメモリー１０
４ にはＦＰＮが取り込まれる。この後フレームメモリ
ー１０４ は読み出し動作に入り、演算回路１０５ に
よりＡ／Ｄ変換器１０２ の出力信号からフレームメモ
リー１０４ より読み出されたＦＰＮを減算した信号を
、出力端子１０１ へ出力するようになっている。
を抑圧する方式には種々の提案がなされているが、図４
は、最も一般的なＦＰＮ抑圧回路の回路構成を示す図で
ある。撮像素子からの信号ＩＮは入力端子１０１ より
入力され、Ａ／Ｄ変換器１０２ によりデジタルデータ
に変換される。このとき、シャッター等の遮光手段によ
り撮像素子への光が遮光されている場合、ＦＰＮ取り込
みを示す端子１０７ より入力される制御信号ＣＯＮＴ
により、ゲート回路１０３ はＡ／Ｄ変換器１０２ の
出力信号を通し、フレームメモリー１０４ ヘ書き込み
、１フレーム分の書き込みが終了した時点でデータの書
き込みを禁止するように動作し、フレームメモリー１０
４ にはＦＰＮが取り込まれる。この後フレームメモリ
ー１０４ は読み出し動作に入り、演算回路１０５ に
よりＡ／Ｄ変換器１０２ の出力信号からフレームメモ
リー１０４ より読み出されたＦＰＮを減算した信号を
、出力端子１０１ へ出力するようになっている。
【０００３】図５は、ＦＰＮ取り込み制御信号ＣＯＮＴ
のタイミングを示す図であり、ＶＤは撮像素子と同期し
た垂直同期信号で、１フレーム期間分のＦＰＮ取り込み
を行う場合の例を示したものである。
のタイミングを示す図であり、ＶＤは撮像素子と同期し
た垂直同期信号で、１フレーム期間分のＦＰＮ取り込み
を行う場合の例を示したものである。
【０００４】
【発明が解決しようとする課題】このような方式の従来
のＦＰＮ抑圧回路においては、Ａ／Ｄ変換器１０２ は
、ＦＰＮと実際の撮像信号分を加えた分のビット長をも
たなければならず、多くのビット長をもったもので構成
しなければならない。Ａ／Ｄ変換器のビット長として１
０ビットのシステムを構成する場合、ＦＰＮとして８〜
９ビットを割り当てなければならず、実際の信号のダイ
ナミックレンジとしては９ビット程度しか得られず、ダ
イナミックレンジを更に拡大するためには、Ａ／Ｄ変換
器のビット長を多くしなければならず、高価なシステム
となってしまうという問題点があった。
のＦＰＮ抑圧回路においては、Ａ／Ｄ変換器１０２ は
、ＦＰＮと実際の撮像信号分を加えた分のビット長をも
たなければならず、多くのビット長をもったもので構成
しなければならない。Ａ／Ｄ変換器のビット長として１
０ビットのシステムを構成する場合、ＦＰＮとして８〜
９ビットを割り当てなければならず、実際の信号のダイ
ナミックレンジとしては９ビット程度しか得られず、ダ
イナミックレンジを更に拡大するためには、Ａ／Ｄ変換
器のビット長を多くしなければならず、高価なシステム
となってしまうという問題点があった。
【０００５】本発明は、従来のＦＰＮ抑圧回路の上記問
題点を解決するためになされたもので、Ａ／Ｄ変換器の
ビット長を有効に利用し、撮像信号に対するＦＰＮの割
り当てを少なくし、実際の信号へのビット割り当てを多
くすることができるようにした撮像信号処理回路を提供
することを目的とする。
題点を解決するためになされたもので、Ａ／Ｄ変換器の
ビット長を有効に利用し、撮像信号に対するＦＰＮの割
り当てを少なくし、実際の信号へのビット割り当てを多
くすることができるようにした撮像信号処理回路を提供
することを目的とする。
【０００６】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、図１の概念図に示すように、増
幅型固体撮像素子の信号から該撮像素子固有のＦＰＮを
抑圧するための撮像信号処理回路において、前記撮像素
子からの信号ＩＮをデジタル信号に変換する第１のＡ／
Ｄ変換器と、該Ａ／Ｄ変換器の出力信号を１フレーム期
間分記憶する第１のフレームメモリーと、該フレームメ
モリーのデータをアナログ信号に変換する第１のＤ／Ａ
変換器と、前記撮像素子からの信号ＩＮより前記第１の
Ｄ／Ａ変換器の出力信号を減算する第１の演算回路とか
らなる第１のＦＰＮ抑圧回路１と、該第１のＦＰＮ抑圧
回路の第１の演算回路の出力をデジタル信号に変換する
第２のＡ／Ｄ変換器と、該Ａ／Ｄ変換器の出力信号を１
フレーム期間分記憶する第２のフレームメモリーと、前
記第２のＡ／Ｄ変換器の出力より前記第２のフレームメ
モリー出力データを減算する第２の演算回路とからなる
第２のＦＰＮ抑圧回路２とで、撮像信号処理回路を構成
するものである。
決するため、本発明は、図１の概念図に示すように、増
幅型固体撮像素子の信号から該撮像素子固有のＦＰＮを
抑圧するための撮像信号処理回路において、前記撮像素
子からの信号ＩＮをデジタル信号に変換する第１のＡ／
Ｄ変換器と、該Ａ／Ｄ変換器の出力信号を１フレーム期
間分記憶する第１のフレームメモリーと、該フレームメ
モリーのデータをアナログ信号に変換する第１のＤ／Ａ
変換器と、前記撮像素子からの信号ＩＮより前記第１の
Ｄ／Ａ変換器の出力信号を減算する第１の演算回路とか
らなる第１のＦＰＮ抑圧回路１と、該第１のＦＰＮ抑圧
回路の第１の演算回路の出力をデジタル信号に変換する
第２のＡ／Ｄ変換器と、該Ａ／Ｄ変換器の出力信号を１
フレーム期間分記憶する第２のフレームメモリーと、前
記第２のＡ／Ｄ変換器の出力より前記第２のフレームメ
モリー出力データを減算する第２の演算回路とからなる
第２のＦＰＮ抑圧回路２とで、撮像信号処理回路を構成
するものである。
【０００７】このように構成した撮像信号処理回路にお
いて、第１のＦＰＮ抑圧回路１のＡ／Ｄ変換器のビット
長を撮像素子のＦＰＮに割り当て、第２のＦＰＮ抑圧回
路２のＡ／Ｄ変換器のビット長を撮像信号のダイナミッ
クレンジに必要なビット長に割り当て、第１のＦＰＮ抑
圧回路１で、フレームメモリーの出力信号をＤ／Ａ変換
後、撮像素子からの信号よりアナログ的に減算させるこ
とにより粗くＦＰＮを抑圧した後、第２のＦＰＮ抑圧回
路２で高精度にＦＰＮを抑圧する。これにより撮像信号
に割り当てるビット長を多くすることができる。
いて、第１のＦＰＮ抑圧回路１のＡ／Ｄ変換器のビット
長を撮像素子のＦＰＮに割り当て、第２のＦＰＮ抑圧回
路２のＡ／Ｄ変換器のビット長を撮像信号のダイナミッ
クレンジに必要なビット長に割り当て、第１のＦＰＮ抑
圧回路１で、フレームメモリーの出力信号をＤ／Ａ変換
後、撮像素子からの信号よりアナログ的に減算させるこ
とにより粗くＦＰＮを抑圧した後、第２のＦＰＮ抑圧回
路２で高精度にＦＰＮを抑圧する。これにより撮像信号
に割り当てるビット長を多くすることができる。
【０００８】
【実施例】次に実施例について説明する。図２は、本発
明に係る撮像信号処理回路の実施例を示すブロック構成
図で、図３は、その動作に用いる制御信号のタイミング
を示す図である。図２において、１１は撮像素子からの
信号ＩＮを入力する入力端子、１２及び１７は第１及び
第２のＡ／Ｄ変換器、１３及び１８はＦＰＮ取り込み制
御信号ＣＯＮＴにより第１及び第２のフレームメモリー
１４及び１９にデータを書き込むように動作する第１及
び第２のゲート回路、１４及び１９は１フレーム期間分
の信号を記憶する第１及び第２のフレームメモリー、１
５はＤ／Ａ変換器、１６は入力撮像信号ＩＮからＤ／Ａ
変換器１５の出力を減算するアナログ減算器、２０はＡ
／Ｄ変換器１７の出力から第２のフレームメモリー１９
の出力を減算するデジタル減算器、２１はＦＰＮ抑圧後
の出力信号ＯＵＴの出力端子、２２はＦＰＮ取り込みを
制御する制御信号ＣＯＮＴの入力端子であり、第１のＡ
／Ｄ変換器１２，第１のフレームメモリー１４，Ｄ／Ａ
変換器１５及びアナログ減算器１６とで第１のＦＰＮ抑
圧回路を構成し、第２のＡ／Ｄ変換器１７，第２のゲー
ト回路１８，第２のフレームメモリー１９及び減算器２
０とで第２のＦＰＮ抑圧回路を構成している。
明に係る撮像信号処理回路の実施例を示すブロック構成
図で、図３は、その動作に用いる制御信号のタイミング
を示す図である。図２において、１１は撮像素子からの
信号ＩＮを入力する入力端子、１２及び１７は第１及び
第２のＡ／Ｄ変換器、１３及び１８はＦＰＮ取り込み制
御信号ＣＯＮＴにより第１及び第２のフレームメモリー
１４及び１９にデータを書き込むように動作する第１及
び第２のゲート回路、１４及び１９は１フレーム期間分
の信号を記憶する第１及び第２のフレームメモリー、１
５はＤ／Ａ変換器、１６は入力撮像信号ＩＮからＤ／Ａ
変換器１５の出力を減算するアナログ減算器、２０はＡ
／Ｄ変換器１７の出力から第２のフレームメモリー１９
の出力を減算するデジタル減算器、２１はＦＰＮ抑圧後
の出力信号ＯＵＴの出力端子、２２はＦＰＮ取り込みを
制御する制御信号ＣＯＮＴの入力端子であり、第１のＡ
／Ｄ変換器１２，第１のフレームメモリー１４，Ｄ／Ａ
変換器１５及びアナログ減算器１６とで第１のＦＰＮ抑
圧回路を構成し、第２のＡ／Ｄ変換器１７，第２のゲー
ト回路１８，第２のフレームメモリー１９及び減算器２
０とで第２のＦＰＮ抑圧回路を構成している。
【０００９】また制御信号ＣＯＮＴは、図３に示すよう
に、撮像素子と同期した垂直同期信号ＶＤに同期し、シ
ャッター等の遮光手段により撮像素子への光が遮光され
た時、２フレーム期間分“Ｈ”レベルとなる。（説明の
関係で仮に“Ｈ”レベルとする）
に、撮像素子と同期した垂直同期信号ＶＤに同期し、シ
ャッター等の遮光手段により撮像素子への光が遮光され
た時、２フレーム期間分“Ｈ”レベルとなる。（説明の
関係で仮に“Ｈ”レベルとする）
【００１０】次に本実施例の動作について説明する。シ
ャッター等の遮光手段により撮像素子への光が遮光され
ると、入力端子１１には、その撮像素子のもつＦＰＮが
出力される。同時に垂直同期信号ＶＤに同期してＦＰＮ
取り込み制御信号ＣＯＮＴが“Ｈ”レベルとなる。この
とき入力端子１１へ入力された信号は、Ａ／Ｄ変換器１
２及びゲート回路１３を介してフレームメモリー１４へ
記憶され、１フレーム後に撮像素子固有のＦＰＮがフレ
ームメモリー１４に記憶される。しかしＦＰＮの記憶が
終了するまでは、フレームメモリー１４の内容は不確定
なため、Ｄ／Ａ変換器１５を介してアナログ減算器１６
で演算処理されるデータも不確定であり、フレームメモ
リー１９もまた不確定な値である。しかしフレームメモ
リー１４へのＦＰＮ書き込みが終了すれば、Ｄ／Ａ変換
器１５を介してＡ／Ｄ変換器１２で取り込んだＦＰＮが
アナログ減算器１６へ入力され、粗く減算されて、第２
のＦＰＮ抑圧回路のＡ／Ｄ変換器１７へ入力される。こ
の第１のＦＰＮ抑圧回路において、例えば入力信号を１
０ビットとした場合、ＦＰＮが全体の半分を占めている
とすると９ビットとなり、Ａ／Ｄ変換器１２のビット長
は、ＦＰＮの最大値分である９ビットのもので構成され
る。
ャッター等の遮光手段により撮像素子への光が遮光され
ると、入力端子１１には、その撮像素子のもつＦＰＮが
出力される。同時に垂直同期信号ＶＤに同期してＦＰＮ
取り込み制御信号ＣＯＮＴが“Ｈ”レベルとなる。この
とき入力端子１１へ入力された信号は、Ａ／Ｄ変換器１
２及びゲート回路１３を介してフレームメモリー１４へ
記憶され、１フレーム後に撮像素子固有のＦＰＮがフレ
ームメモリー１４に記憶される。しかしＦＰＮの記憶が
終了するまでは、フレームメモリー１４の内容は不確定
なため、Ｄ／Ａ変換器１５を介してアナログ減算器１６
で演算処理されるデータも不確定であり、フレームメモ
リー１９もまた不確定な値である。しかしフレームメモ
リー１４へのＦＰＮ書き込みが終了すれば、Ｄ／Ａ変換
器１５を介してＡ／Ｄ変換器１２で取り込んだＦＰＮが
アナログ減算器１６へ入力され、粗く減算されて、第２
のＦＰＮ抑圧回路のＡ／Ｄ変換器１７へ入力される。こ
の第１のＦＰＮ抑圧回路において、例えば入力信号を１
０ビットとした場合、ＦＰＮが全体の半分を占めている
とすると９ビットとなり、Ａ／Ｄ変換器１２のビット長
は、ＦＰＮの最大値分である９ビットのもので構成され
る。
【００１１】このＡ／Ｄ変換器１７でＡ／Ｄ変換された
データは、ゲート回路１８を介してフレームメモリー１
９へ入力され、１フレーム期間の後に取り込みを終了す
る。すなわち撮像素子への遮光から２フレーム期間で、
第１及び第２のフレームメモリー１４及び１９へのＦＰ
Ｎの取り込みが完了し、メモリーは読み出し動作へ移る
。なお上記第２のＦＰＮ抑圧回路のフレームメモリー１
９へのＦＰＮの取り込み動作から明らかなように、フレ
ームメモリー１９のビット長はＡ／Ｄ変換器１７に現れ
るＦＰＮの最大値分だけあればよい。
データは、ゲート回路１８を介してフレームメモリー１
９へ入力され、１フレーム期間の後に取り込みを終了す
る。すなわち撮像素子への遮光から２フレーム期間で、
第１及び第２のフレームメモリー１４及び１９へのＦＰ
Ｎの取り込みが完了し、メモリーは読み出し動作へ移る
。なお上記第２のＦＰＮ抑圧回路のフレームメモリー１
９へのＦＰＮの取り込み動作から明らかなように、フレ
ームメモリー１９のビット長はＡ／Ｄ変換器１７に現れ
るＦＰＮの最大値分だけあればよい。
【００１２】この後、撮像素子への遮光が解除されると
、入力端子１１にはＦＰＮに撮像信号を加えた信号が入
力され、アナログ減算器１６により粗くＦＰＮが除去さ
れた後にＡ／Ｄ変換器１７へ入力され、デジタルデータ
となった後にデジタル減算器２０により正確にＦＰＮを
除去し、出力端子２１へＦＰＮ抑圧後の信号を出力する
。
、入力端子１１にはＦＰＮに撮像信号を加えた信号が入
力され、アナログ減算器１６により粗くＦＰＮが除去さ
れた後にＡ／Ｄ変換器１７へ入力され、デジタルデータ
となった後にデジタル減算器２０により正確にＦＰＮを
除去し、出力端子２１へＦＰＮ抑圧後の信号を出力する
。
【００１３】このように構成した撮像信号処理回路は、
ゲート回路１３，１８をＡＮＤ素子で構成し、フレーム
メモリー１４， １９としてはＦＩＦＯメモリー等を利
用し、フレームメモリーへの読み出し，書き込みクロッ
クを、ゲート回路と同様の手法で制御すれば、簡単に実
現できる。 この実施例におけるフレームメモリー１９のビット長は
、Ａ／Ｄ変換器１２のビット長により左右されるが、３
〜４ビット程度で十分である。
ゲート回路１３，１８をＡＮＤ素子で構成し、フレーム
メモリー１４， １９としてはＦＩＦＯメモリー等を利
用し、フレームメモリーへの読み出し，書き込みクロッ
クを、ゲート回路と同様の手法で制御すれば、簡単に実
現できる。 この実施例におけるフレームメモリー１９のビット長は
、Ａ／Ｄ変換器１２のビット長により左右されるが、３
〜４ビット程度で十分である。
【００１４】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、２つのＦＰＮ抑圧回路を用いることに
より、撮像信号に割り当てるビット長を大きくし、ダイ
ナミックレンジを拡大することができ、従来例と比較し
ても大きなメモリー容量を使わなくても実現できる。更
に２つのＦＰＮ抑圧回路の構成は殆ど同じであり、複雑
な動作タイミングを考慮することなく容易に回路を構成
することが可能である。
本発明によれば、２つのＦＰＮ抑圧回路を用いることに
より、撮像信号に割り当てるビット長を大きくし、ダイ
ナミックレンジを拡大することができ、従来例と比較し
ても大きなメモリー容量を使わなくても実現できる。更
に２つのＦＰＮ抑圧回路の構成は殆ど同じであり、複雑
な動作タイミングを考慮することなく容易に回路を構成
することが可能である。
【図１】本発明の構成を示す概念図である。
【図２】本発明に係る撮像信号処理回路の一実施例を示
すブロック構成図である。
すブロック構成図である。
【図３】図１に示した撮像信号処理回路の動作に用いる
制御信号のタイミングを示す図である。
制御信号のタイミングを示す図である。
【図４】従来のＦＰＮ抑圧回路を示すブロック構成図で
ある。
ある。
【図５】図４に示した従来のＦＰＮ抑圧回路の動作に用
いる制御信号のタイミングを示す図である。
いる制御信号のタイミングを示す図である。
１ 第１のＦＰＮ抑圧回路
２ 第２のＦＰＮ抑圧回路
１１ 入力端子
１２ 第１のＡ／Ｄ変換器
１３ 第１のゲート回路
１４ 第１のフレームメモリー
１５ Ｄ／Ａ変換器
１６ アナログ減算器
１７ 第２のＡ／Ｄ変換器
１８ 第２のゲート回路
１９ 第２のフレームメモリー
２０ デジタル減算器
２１ 出力端子
Claims (3)
- 【請求項１】 増幅型固体撮像素子の信号から該撮像
素子固有の固定パターンノイズを抑圧するための撮像信
号処理回路において、前記撮像素子からの信号をデジタ
ル信号に変換する第１のＡ／Ｄ変換器と、該Ａ／Ｄ変換
器の出力信号を１フレーム期間分記憶する第１のフレー
ムメモリーと、該フレームメモリーのデータをアナログ
信号に変換する第１のＤ／Ａ変換器と、前記撮像素子か
らの信号より前記第１のＤ／Ａ変換器の出力信号を減算
する第１の演算回路とからなる第１の固定パターンノイ
ズ抑圧回路と、該第１の固定パターンノイズ抑圧回路の
第１の演算回路の出力をデジタル信号に変換する第２の
Ａ／Ｄ変換器と、該Ａ／Ｄ変換器の出力信号を１フレー
ム期間分記憶する第２のフレームメモリーと、前記第２
のＡ／Ｄ変換器の出力より前記第２のフレームメモリー
の出力データを減算する第２の演算回路とからなる第２
の固定パターンノイズ抑圧回路とで構成したことを特徴
とする撮像信号処理回路。 - 【請求項２】 前記第１のＡ／Ｄ変換器のビット長は
、前記撮像素子のもつ固定パターンノイズの最大値分有
することを特徴とする請求項１記載の撮像信号処理回路
。 - 【請求項３】 前記第２のフレームメモリーのビット
長は、第２のＡ／Ｄ変換器に現れる固定パターンノイズ
の最大値分だけ有することを特徴とする請求項１又は２
記載の撮像信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096141A JPH04306983A (ja) | 1991-04-03 | 1991-04-03 | 撮像信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096141A JPH04306983A (ja) | 1991-04-03 | 1991-04-03 | 撮像信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04306983A true JPH04306983A (ja) | 1992-10-29 |
Family
ID=14157111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3096141A Withdrawn JPH04306983A (ja) | 1991-04-03 | 1991-04-03 | 撮像信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04306983A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007114105A (ja) * | 2005-10-21 | 2007-05-10 | Shimadzu Corp | ２次元放射線検出器、及び、該２次元放射線検出器を備えた放射線撮像装置 |
| JP2007150644A (ja) * | 2005-11-28 | 2007-06-14 | Mitsubishi Electric Corp | 赤外線撮像装置 |
-
1991
- 1991-04-03 JP JP3096141A patent/JPH04306983A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007114105A (ja) * | 2005-10-21 | 2007-05-10 | Shimadzu Corp | ２次元放射線検出器、及び、該２次元放射線検出器を備えた放射線撮像装置 |
| JP2007150644A (ja) * | 2005-11-28 | 2007-06-14 | Mitsubishi Electric Corp | 赤外線撮像装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |