JPH0784827A - トレース装置 - Google Patents
トレース装置Info
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- JPH0784827A JPH0784827A JP5226293A JP22629393A JPH0784827A JP H0784827 A JPH0784827 A JP H0784827A JP 5226293 A JP5226293 A JP 5226293A JP 22629393 A JP22629393 A JP 22629393A JP H0784827 A JPH0784827 A JP H0784827A
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- 230000000717 retained effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 9
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- 230000004913 activation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
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Abstract
(57)【要約】
【目的】外部制御信号によってプログラム実行時とは異
なる動作に変化する場合やレジスタ間接分岐命令を実行
した場合でも動作過程のトレースを可能にする。 【構成】分岐命令検出信号ＢＩＤ発生時の命令フェッチ
信号ＩＦＥ及び外部制御信号ＸＩＮＴのレベル変化時の
所定の期間にアクティブとなる動作過程変化検出信号Ｅ
ＸＣＤを出力するイベント検出部１を設ける。動作過程
変化検出信号ＥＸＣＤのアクティブ及び命令フェッチ信
号ＩＦＥに応答してマイクロプロセッサ１００の動作過
程データＯＴＤを取込み保持し第１のトレースデータ１
ＴＲＤとして出力すると共にこのデータ取込み前の保持
データを第２のトレースデータ２ＴＲＤとして出力する
トレース・バッファ回路２を設ける。書込み制御信号Ｔ
ＭＷを発生すると共に第１及び第２のトレースデータ１
ＴＲＤ，２ＴＲＤをトレース・メモリ４に伝達するトレ
ース・メモリ・インタフェース部３を設ける。
なる動作に変化する場合やレジスタ間接分岐命令を実行
した場合でも動作過程のトレースを可能にする。 【構成】分岐命令検出信号ＢＩＤ発生時の命令フェッチ
信号ＩＦＥ及び外部制御信号ＸＩＮＴのレベル変化時の
所定の期間にアクティブとなる動作過程変化検出信号Ｅ
ＸＣＤを出力するイベント検出部１を設ける。動作過程
変化検出信号ＥＸＣＤのアクティブ及び命令フェッチ信
号ＩＦＥに応答してマイクロプロセッサ１００の動作過
程データＯＴＤを取込み保持し第１のトレースデータ１
ＴＲＤとして出力すると共にこのデータ取込み前の保持
データを第２のトレースデータ２ＴＲＤとして出力する
トレース・バッファ回路２を設ける。書込み制御信号Ｔ
ＭＷを発生すると共に第１及び第２のトレースデータ１
ＴＲＤ，２ＴＲＤをトレース・メモリ４に伝達するトレ
ース・メモリ・インタフェース部３を設ける。
Description
【０００１】
【産業上の利用分野】本発明はトレース装置に関し、特
に所定のプログラムで動作するマイクロプロセッサの動
作過程を追跡するためのトレース装置に関する。
に所定のプログラムで動作するマイクロプロセッサの動
作過程を追跡するためのトレース装置に関する。
【０００２】
【従来の技術】マイクロプロセッサを含むシステムの開
発においては、そのシステムに使用されるマイクロプロ
セッサの動作過程、すなわち、所定のプログラムの命令
実行の流れの追跡（トレース）を行うトレース装置が必
要不可欠である。
発においては、そのシステムに使用されるマイクロプロ
セッサの動作過程、すなわち、所定のプログラムの命令
実行の流れの追跡（トレース）を行うトレース装置が必
要不可欠である。
【０００３】この種のトレース装置の最も基本的なもの
は、所定のプログラムが格納されているメモリ（プログ
ラムメモリ）からそのプログラムの命令をフェッチする
たびにその命令と対応するアドレスを（命令フェッチア
ドレス）をトレース・メモリに記憶させ、後にこのトレ
ース・メモリの内容を解析することによってマイクロプ
ロセッサが実行したプログラムの流れを追跡する。
は、所定のプログラムが格納されているメモリ（プログ
ラムメモリ）からそのプログラムの命令をフェッチする
たびにその命令と対応するアドレスを（命令フェッチア
ドレス）をトレース・メモリに記憶させ、後にこのトレ
ース・メモリの内容を解析することによってマイクロプ
ロセッサが実行したプログラムの流れを追跡する。
【０００４】しかしながら、このようなトレース装置で
は、トレース・メモリの容量が増大する上、分岐命令以
外の通常の命令においては、命令フェッチアドレスが１
ずつインクリメントするだけであるので、分岐命令を検
出して分岐先アドレスのみをトレース・メモリに記憶さ
せることによりその容量を低減するようにしたものもあ
る（例えば特開平２／６１７３１号公報参照）。
は、トレース・メモリの容量が増大する上、分岐命令以
外の通常の命令においては、命令フェッチアドレスが１
ずつインクリメントするだけであるので、分岐命令を検
出して分岐先アドレスのみをトレース・メモリに記憶さ
せることによりその容量を低減するようにしたものもあ
る（例えば特開平２／６１７３１号公報参照）。
【０００５】分岐先アドレスのみをトレース・メモリに
記憶するトレース装置の一例を図７に示す。
記憶するトレース装置の一例を図７に示す。
【０００６】このトレース装置によるトレース対象のマ
イクロプロセッサ１００は、実行プログラムの各命令を
プログラムメモリからフェッチするためのアドレスＡＤ
Ｄを出力する一方、フェッチした命令が分岐命令である
ときには、アクティブレベルの分岐命令検出信号ＢＩＤ
を出力すると共に、出力アドレスを分岐先アドレスとす
る。
イクロプロセッサ１００は、実行プログラムの各命令を
プログラムメモリからフェッチするためのアドレスＡＤ
Ｄを出力する一方、フェッチした命令が分岐命令である
ときには、アクティブレベルの分岐命令検出信号ＢＩＤ
を出力すると共に、出力アドレスを分岐先アドレスとす
る。
【０００７】このトレース装置は、分岐命令検出信号Ｂ
ＩＤのアクティブレベルに応答してトレース・メモリ書
込み制御信号ＴＭＷｘを発生するトレース・メモリ・イ
ンタフェース部３ｂと、マイクロプロセッサ１００から
のアドレスＡＤＤをトレースデータＴＲＤｘとしてトレ
ース・メモリ書込み制御信号ＴＭＷｘに従って所定のア
ドレスに書込み記憶するトレース・メモリ４とを備えた
構成となっている。
ＩＤのアクティブレベルに応答してトレース・メモリ書
込み制御信号ＴＭＷｘを発生するトレース・メモリ・イ
ンタフェース部３ｂと、マイクロプロセッサ１００から
のアドレスＡＤＤをトレースデータＴＲＤｘとしてトレ
ース・メモリ書込み制御信号ＴＭＷｘに従って所定のア
ドレスに書込み記憶するトレース・メモリ４とを備えた
構成となっている。
【０００８】次にこのトレース装置の動作について説明
する。図８はこのトレース装置の動作タイミングの一例
を示すタイミング図である。
する。図８はこのトレース装置の動作タイミングの一例
を示すタイミング図である。
【０００９】各命令のフェッチサイクルはクロック信号
ＣＫの３クロックで構成され、トレース・メモリ・イン
タフェース部３ｂは分岐命令検出信号ＢＩＤがアクティ
ブレベル（以下アクティブという）になったことを確認
するとフェッチサイクルの３クロック目でアクティブの
トレース・メモリ書込み制御信号ＴＭＷｘを発生する。
トレース・メモリ４は、トレース・メモリ書込み制御信
号ＴＭＷｘのアクティブに応答してマイクロプロセッサ
１００からのアドレスＡＤＤをトレースデータＴＲＤｘ
として所定のアドレスに記憶する。
ＣＫの３クロックで構成され、トレース・メモリ・イン
タフェース部３ｂは分岐命令検出信号ＢＩＤがアクティ
ブレベル（以下アクティブという）になったことを確認
するとフェッチサイクルの３クロック目でアクティブの
トレース・メモリ書込み制御信号ＴＭＷｘを発生する。
トレース・メモリ４は、トレース・メモリ書込み制御信
号ＴＭＷｘのアクティブに応答してマイクロプロセッサ
１００からのアドレスＡＤＤをトレースデータＴＲＤｘ
として所定のアドレスに記憶する。
【００１０】こうして、トレース・メモリ４には、マイ
クロプロセッサ１００が分岐命令を実行したときの分岐
先アドレスが順次記憶されることになるので、後にこの
内容を解析することによりマイクロプロセッサ１００の
動作過程を追跡することができる。
クロプロセッサ１００が分岐命令を実行したときの分岐
先アドレスが順次記憶されることになるので、後にこの
内容を解析することによりマイクロプロセッサ１００の
動作過程を追跡することができる。
【００１１】
【発明が解決しようとする課題】上述した従来のトレー
ス装置は、トレース・メモリ４の容量を小さくするため
に、分岐命令実行時の分岐先アドレスのみを記憶する構
成となっているので、リアルタイム制御システムのよう
に、外部からの制御信号によって所定のプログラム実行
時の動作とは異なる動作を行うような場合、その動作過
程のトレースができないという欠点があり、また、分岐
命令がレジスタ間接分岐命令の場合には、分岐先アドレ
スだけでは分岐元を特定することができず、同様にマイ
クロプロセッサの動作過程のトレースができなくなると
いう問題点があった。
ス装置は、トレース・メモリ４の容量を小さくするため
に、分岐命令実行時の分岐先アドレスのみを記憶する構
成となっているので、リアルタイム制御システムのよう
に、外部からの制御信号によって所定のプログラム実行
時の動作とは異なる動作を行うような場合、その動作過
程のトレースができないという欠点があり、また、分岐
命令がレジスタ間接分岐命令の場合には、分岐先アドレ
スだけでは分岐元を特定することができず、同様にマイ
クロプロセッサの動作過程のトレースができなくなると
いう問題点があった。
【００１２】本発明の目的は、外部制御信号によってプ
ログラム実行時とは異なる動作に変化する場合でも、ま
たレジスタ間接分岐命令を実行した場合でも、小さいメ
モリ容量でマイクロプロセッサの動作過程をトレースす
ることができるトレース装置を提供することにある。
ログラム実行時とは異なる動作に変化する場合でも、ま
たレジスタ間接分岐命令を実行した場合でも、小さいメ
モリ容量でマイクロプロセッサの動作過程をトレースす
ることができるトレース装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明のトレース装置
は、所定のプラグラムに従って動作するトレース対象の
マイクロプロセッサからの前記プログラムの各命令と対
応する命令フェッチ信号及びこのプログラムの分岐命令
実行時に発生する分岐命令検出信号並びに前記マイクロ
プロセッサを前記プログラムによる動作とは異なる動作
に変更させる外部制御信号を受け前記分岐命令検出信号
発生時の前記命令フェッチ信号の所定の期間及び前記外
部制御信号のレベル変更時の所定の期間にアクティブレ
ベルとなる動作過程変化検出信号を出力する動作過程変
化検出部と、前記動作過程変化検出信号のアクティブレ
ベル及び命令フェッチ信号に応答して前記マイクロプロ
セッサの動作過程を示す動作過程データを取込み保持し
第１のトレースデータとして出力すると共にこの動作過
程データ取込み前の保持データを第２のトレースデータ
として出力するトレース・バッファ部と、伝達された第
１及び第２のトレースデータを書込み制御信号に従って
所定のアドレスに順次記憶するトレース・メモリと、前
記動作過程変化検出信号のアクティブレベルに応答して
前記書込み制御信号を発生すると共に前記トレース・バ
ッファ部からの第１及び第２のトレースデータを前記ト
レース・メモリに伝達するトレース・メモリ・インタフ
ェース部とを有している。
は、所定のプラグラムに従って動作するトレース対象の
マイクロプロセッサからの前記プログラムの各命令と対
応する命令フェッチ信号及びこのプログラムの分岐命令
実行時に発生する分岐命令検出信号並びに前記マイクロ
プロセッサを前記プログラムによる動作とは異なる動作
に変更させる外部制御信号を受け前記分岐命令検出信号
発生時の前記命令フェッチ信号の所定の期間及び前記外
部制御信号のレベル変更時の所定の期間にアクティブレ
ベルとなる動作過程変化検出信号を出力する動作過程変
化検出部と、前記動作過程変化検出信号のアクティブレ
ベル及び命令フェッチ信号に応答して前記マイクロプロ
セッサの動作過程を示す動作過程データを取込み保持し
第１のトレースデータとして出力すると共にこの動作過
程データ取込み前の保持データを第２のトレースデータ
として出力するトレース・バッファ部と、伝達された第
１及び第２のトレースデータを書込み制御信号に従って
所定のアドレスに順次記憶するトレース・メモリと、前
記動作過程変化検出信号のアクティブレベルに応答して
前記書込み制御信号を発生すると共に前記トレース・バ
ッファ部からの第１及び第２のトレースデータを前記ト
レース・メモリに伝達するトレース・メモリ・インタフ
ェース部とを有している。
【００１４】また、トレース・バッファ部が、第１及び
第２のラッチ回路を備え動作過程変化検出信号のアクテ
ィブレベルに応答して前記第１のラッチ回路の保持デー
タを前記第２のラッチ回路に取込んだ後前記第１のラッ
チ回路に動作過程データを取込み保持して第１のトレー
スデータとして出力する共に前記第２のラッチ回路に取
込んだデータをこの第２のラッチ回路に保持して第２の
トレースデータとして出力する回路で構成され、トレー
ス・バッファ部に、書込み制御信号発生時には第１及び
第２のラッチ回路の保持データの更新を停止する保持デ
ータ更新停止手段を設けた構成を有している。また、ト
レース・バッファ部に、書込み制御信号発生時に動作過
程変化検出信号のアクティブレベルに応答して動作過程
データを取込み保持して第３のトレースデータとして出
力する第３のラッチ回路と、前記動作過程変化検出信号
のアクティベレベルに応答してアクティブレベルとなる
動作過程変化アクティブ信号を発生する信号発生回路と
を設け、トレース・メモリ・インタフェース部に、動作
過程変化検出信号及び動作過程変化アクティブ信号のア
クティブレベルに応答してトレース・メモリに第１及び
第２のトレースデータを伝達した後前記第３のトレース
データを伝達すると共にこれらトレースデータと対応す
る書込み制御信号を発生する手段を設けた構成を有して
いる。
第２のラッチ回路を備え動作過程変化検出信号のアクテ
ィブレベルに応答して前記第１のラッチ回路の保持デー
タを前記第２のラッチ回路に取込んだ後前記第１のラッ
チ回路に動作過程データを取込み保持して第１のトレー
スデータとして出力する共に前記第２のラッチ回路に取
込んだデータをこの第２のラッチ回路に保持して第２の
トレースデータとして出力する回路で構成され、トレー
ス・バッファ部に、書込み制御信号発生時には第１及び
第２のラッチ回路の保持データの更新を停止する保持デ
ータ更新停止手段を設けた構成を有している。また、ト
レース・バッファ部に、書込み制御信号発生時に動作過
程変化検出信号のアクティブレベルに応答して動作過程
データを取込み保持して第３のトレースデータとして出
力する第３のラッチ回路と、前記動作過程変化検出信号
のアクティベレベルに応答してアクティブレベルとなる
動作過程変化アクティブ信号を発生する信号発生回路と
を設け、トレース・メモリ・インタフェース部に、動作
過程変化検出信号及び動作過程変化アクティブ信号のア
クティブレベルに応答してトレース・メモリに第１及び
第２のトレースデータを伝達した後前記第３のトレース
データを伝達すると共にこれらトレースデータと対応す
る書込み制御信号を発生する手段を設けた構成を有して
いる。
【００１５】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１６】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００１７】この実施例は、所定のプログラムに従って
動作するトレース対象のマイクロプロセッサ１００から
の前記プログラムの各命令と対応する命令フェッチ信号
ＩＦＥ及びこのプログラムの分岐命令実行時に発生する
分岐命令検出信号ＢＩＤ並びにマイクロプロセッサ１０
０を前記プログラムによる動作とは異なる動作に変更さ
せる外部制御信号ＸＩＮＴ（割込み信号等）を受け分岐
命令検出信号ＢＩＤ発生時の命令フェッチ信号ＩＦＥの
所定の期間及び外部制御信号ＸＩＮＴのレベル変化時の
所定の期間にアクティブレベルとなる動作過程変化検出
信号ＥＸＣＤを出力する動作過程変化検出部のイベント
検出部１と、メモリ書込み中信号ＷＩＮＧがインアクテ
ィブのとき、動作過程変化検出信号ＥＸＣＤのアクティ
ブレベル及び命令フェッチ信号ＩＦＥに応答してマイク
ロプロセッサ１００の動作過程を示す動作過程データＯ
ＴＤ（命令フェッチアドレスＡＤＤ、分岐命令検出信号
ＢＩＤ及び外部制御信号ＸＩＮＴを含む）を取込み保持
し第１のトレースデータ１ＴＲＤとして出力すると共に
この動作過程データＯＴＤ取込み前の保持データを第２
のトレースデータ２ＴＲＤとして出力するトレース・バ
ッファ回路２と、伝達された第１及び第２のトレースデ
ータを書込み用のトレースデータＷＴＲＤとして書込み
制御信号ＴＭＷに従って所定のアドレスに順次記憶する
トレース・メモリ４と、動作過程変化検出信号ＥＸＣＤ
のアクティブレベルに応答してアクティブレベルの書込
み制御信号ＴＭＷ及びメモリ書込み中信号ＷＩＮＧを発
生すると共にトレース・バッファ回路２からの第１及び
第２のトレースデータ１ＴＲＤ，２ＴＲＤをトレース・
メモリ４に伝達するトレース・メモリ・インタフェース
部３とを有する構成となっている。
動作するトレース対象のマイクロプロセッサ１００から
の前記プログラムの各命令と対応する命令フェッチ信号
ＩＦＥ及びこのプログラムの分岐命令実行時に発生する
分岐命令検出信号ＢＩＤ並びにマイクロプロセッサ１０
０を前記プログラムによる動作とは異なる動作に変更さ
せる外部制御信号ＸＩＮＴ（割込み信号等）を受け分岐
命令検出信号ＢＩＤ発生時の命令フェッチ信号ＩＦＥの
所定の期間及び外部制御信号ＸＩＮＴのレベル変化時の
所定の期間にアクティブレベルとなる動作過程変化検出
信号ＥＸＣＤを出力する動作過程変化検出部のイベント
検出部１と、メモリ書込み中信号ＷＩＮＧがインアクテ
ィブのとき、動作過程変化検出信号ＥＸＣＤのアクティ
ブレベル及び命令フェッチ信号ＩＦＥに応答してマイク
ロプロセッサ１００の動作過程を示す動作過程データＯ
ＴＤ（命令フェッチアドレスＡＤＤ、分岐命令検出信号
ＢＩＤ及び外部制御信号ＸＩＮＴを含む）を取込み保持
し第１のトレースデータ１ＴＲＤとして出力すると共に
この動作過程データＯＴＤ取込み前の保持データを第２
のトレースデータ２ＴＲＤとして出力するトレース・バ
ッファ回路２と、伝達された第１及び第２のトレースデ
ータを書込み用のトレースデータＷＴＲＤとして書込み
制御信号ＴＭＷに従って所定のアドレスに順次記憶する
トレース・メモリ４と、動作過程変化検出信号ＥＸＣＤ
のアクティブレベルに応答してアクティブレベルの書込
み制御信号ＴＭＷ及びメモリ書込み中信号ＷＩＮＧを発
生すると共にトレース・バッファ回路２からの第１及び
第２のトレースデータ１ＴＲＤ，２ＴＲＤをトレース・
メモリ４に伝達するトレース・メモリ・インタフェース
部３とを有する構成となっている。
【００１８】なお、イベント検出部１は、一例として図
２（Ａ）に示すように、クロック信号ＣＫの立上がりで
外部制御信号ＸＩＮＴのレベルを取込み保持して出力す
るＤ型フリップフロップＦＦ１と、クロック信号ＣＫの
立上りでこのＤ型フリップフロップＦＦ１の出力信号の
レベルを取込み保持して出力するＤ型フリップフロップ
ＦＦ２と、Ｄ型フリップフロップＦＦ１，ＦＦ２の出力
データの排他的論理和処理を行う論理ゲートＧ１と、命
令フェッチ信号ＩＦＥ及び分岐命令検出信号ＢＩＤの論
理積処理を行う論理ゲートＧ２と、論理ゲートＧ１，Ｇ
２の出力信号論理和処理を行う論ゲートＧ３とを備え、
トレース・バッファ回路２は、一例として図２（Ｂ）に
示すように、動作過程変化検出信号ＥＸＣＤ及び命令フ
ェッチ信号ＩＦＥの論理和処理を行う論理ゲートＧ４
を、メモリ書込み中信号ＷＩＮＧをレベル反転するイン
バータＩＶ１と、このインバータＩＶ１の出力信号と論
理ゲートＧ４の出力信号の論理積処理を行う論理ゲート
Ｇ５と、この論理ゲートＧ５の出力信号の立上りで動作
過程データＯＴＤを取込み保持して第１のトレースデー
タ１ＴＲＤとして出力する（動作過程データＯＴＤのビ
ット数Ｎと同数の）Ｄ型フリップフロップＦＦ３を含む
第１のラッチ回路２１と、論理ゲートＧ５の出力信号の
立上りでＤ型フリップフロップＦＦ３の出力信号を取込
み保持して第２のトレースデータ２ＴＲＤとして出力す
る（Ｎ個の）Ｄ型フリップフロップＦＦ４を含む第２の
ラッチ回路２２とを備える。インバータＩＶ１及び論理
ゲートＧ５は、書込み制御信号ＴＭＷ発生時にメモリ書
込み中信号ＷＩＮＧにより第１及び第２のラッチ回路２
１，２２の保持データの更新を停止する保持データ更新
停止手段を構成する。
２（Ａ）に示すように、クロック信号ＣＫの立上がりで
外部制御信号ＸＩＮＴのレベルを取込み保持して出力す
るＤ型フリップフロップＦＦ１と、クロック信号ＣＫの
立上りでこのＤ型フリップフロップＦＦ１の出力信号の
レベルを取込み保持して出力するＤ型フリップフロップ
ＦＦ２と、Ｄ型フリップフロップＦＦ１，ＦＦ２の出力
データの排他的論理和処理を行う論理ゲートＧ１と、命
令フェッチ信号ＩＦＥ及び分岐命令検出信号ＢＩＤの論
理積処理を行う論理ゲートＧ２と、論理ゲートＧ１，Ｇ
２の出力信号論理和処理を行う論ゲートＧ３とを備え、
トレース・バッファ回路２は、一例として図２（Ｂ）に
示すように、動作過程変化検出信号ＥＸＣＤ及び命令フ
ェッチ信号ＩＦＥの論理和処理を行う論理ゲートＧ４
を、メモリ書込み中信号ＷＩＮＧをレベル反転するイン
バータＩＶ１と、このインバータＩＶ１の出力信号と論
理ゲートＧ４の出力信号の論理積処理を行う論理ゲート
Ｇ５と、この論理ゲートＧ５の出力信号の立上りで動作
過程データＯＴＤを取込み保持して第１のトレースデー
タ１ＴＲＤとして出力する（動作過程データＯＴＤのビ
ット数Ｎと同数の）Ｄ型フリップフロップＦＦ３を含む
第１のラッチ回路２１と、論理ゲートＧ５の出力信号の
立上りでＤ型フリップフロップＦＦ３の出力信号を取込
み保持して第２のトレースデータ２ＴＲＤとして出力す
る（Ｎ個の）Ｄ型フリップフロップＦＦ４を含む第２の
ラッチ回路２２とを備える。インバータＩＶ１及び論理
ゲートＧ５は、書込み制御信号ＴＭＷ発生時にメモリ書
込み中信号ＷＩＮＧにより第１及び第２のラッチ回路２
１，２２の保持データの更新を停止する保持データ更新
停止手段を構成する。
【００１９】次にこの実施例の動作について説明する。
図３はこの実施例の動作を説明するための各部信号のタ
イミング図である。
図３はこの実施例の動作を説明するための各部信号のタ
イミング図である。
【００２０】命令フェッチ信号ＩＦＥは各命令のフェッ
チサイクル（３クロックサイクル）の最後の１クロクの
間アクティブとなる信号である（これは従来例と同じで
ある）。
チサイクル（３クロックサイクル）の最後の１クロクの
間アクティブとなる信号である（これは従来例と同じで
ある）。
【００２１】マイクロプロセッサ１００が分岐命令を検
出して分岐命令検出信号ＢＩＤがアクティブになると、
その命令フェッチサイクルの３クロック目で動作過程変
化検出信号ＥＸＣＤがアクティブとなる。また、外部制
御信号ＸＩＮＴがアクティブになりマイクロプロセッサ
１００の動作がプログラムによる動作とは異なる動作
（割込み動作）に入ると、外部制御信号ＸＩＮＴのアク
ティブレベルへの変化後及びインアクティブレベルへの
変化後の１クロックサイクルの間、動作過程変化検出信
号がそれぞれアクティブとなる。
出して分岐命令検出信号ＢＩＤがアクティブになると、
その命令フェッチサイクルの３クロック目で動作過程変
化検出信号ＥＸＣＤがアクティブとなる。また、外部制
御信号ＸＩＮＴがアクティブになりマイクロプロセッサ
１００の動作がプログラムによる動作とは異なる動作
（割込み動作）に入ると、外部制御信号ＸＩＮＴのアク
ティブレベルへの変化後及びインアクティブレベルへの
変化後の１クロックサイクルの間、動作過程変化検出信
号がそれぞれアクティブとなる。
【００２２】ここで、メモリ書込み中信号ＷＩＮＧがイ
ンアクティブであれば、命令フェッチ信号ＩＦＥ及び動
作過程変化検出信号ＥＸＣＤのアクティブに応答してラ
ッチ回路２１にはその時の動作過程データＯＴＤがラッ
チ回路２２にはその時のラッチ回路２１の保持データが
取込まれて保持され、第１及び第２のトレースデータ１
ＴＲＤ，２ＴＲＤとして出力される。メモリ書込み中信
号ＷＩＮＧがアクティブのときは、トレース・メモリ４
への書込みデータの内容が変化しないように、ラッチ回
路２１，２２の保持データの更新を停止する。
ンアクティブであれば、命令フェッチ信号ＩＦＥ及び動
作過程変化検出信号ＥＸＣＤのアクティブに応答してラ
ッチ回路２１にはその時の動作過程データＯＴＤがラッ
チ回路２２にはその時のラッチ回路２１の保持データが
取込まれて保持され、第１及び第２のトレースデータ１
ＴＲＤ，２ＴＲＤとして出力される。メモリ書込み中信
号ＷＩＮＧがアクティブのときは、トレース・メモリ４
への書込みデータの内容が変化しないように、ラッチ回
路２１，２２の保持データの更新を停止する。
【００２３】トレース・バッファ回路２からのトレース
データ１ＴＲＤ，２ＴＲＤは、トレース・メモリ・イン
タフェース部３を通して、動作過程変化検出信号ＥＸＣ
Ｄのアクティブレベルに応答してアクティブとなる書込
み制御信号ＴＭＷに従って、トレース・メモリ４の所定
のアドレスに順次記憶される。従って、トレース・メモ
リ４には、マイクロプロセッサ１００の動作過程が変化
する分岐命令実行時及び外部制御信号ＸＩＮＴによる割
込み処理時のトレースデータ及びその１つ前のトレース
データが順次記憶されるので、レジスタ間接分岐命令で
あっても、また外部制御信号によってプログラム実行時
とは異なる動作に変化しても、マイクロプロセッサ１０
０の動作過程をトレースすることができる。また、動作
過程の変化点のみのトレースデータを記憶すればよいの
で、トレース・メモリ４のメモリ容量は小さく済む。
データ１ＴＲＤ，２ＴＲＤは、トレース・メモリ・イン
タフェース部３を通して、動作過程変化検出信号ＥＸＣ
Ｄのアクティブレベルに応答してアクティブとなる書込
み制御信号ＴＭＷに従って、トレース・メモリ４の所定
のアドレスに順次記憶される。従って、トレース・メモ
リ４には、マイクロプロセッサ１００の動作過程が変化
する分岐命令実行時及び外部制御信号ＸＩＮＴによる割
込み処理時のトレースデータ及びその１つ前のトレース
データが順次記憶されるので、レジスタ間接分岐命令で
あっても、また外部制御信号によってプログラム実行時
とは異なる動作に変化しても、マイクロプロセッサ１０
０の動作過程をトレースすることができる。また、動作
過程の変化点のみのトレースデータを記憶すればよいの
で、トレース・メモリ４のメモリ容量は小さく済む。
【００２４】図４は本発明の第２の実施例を示すブロッ
ク図である。
ク図である。
【００２５】第１の実施例では、トレース・メモリ４へ
のトレースデータ書込み中はラッチ回路２１，２２の保
持データの更新ができないようになっている。従って、
動作過程の変化が所定の間隔（例えば２フェッチサイク
ル）より短かくなると、動作過程変化点の前後のトレー
スデータが正確にラッチできない場合が生じる。これを
防止したのがこの実施例である。
のトレースデータ書込み中はラッチ回路２１，２２の保
持データの更新ができないようになっている。従って、
動作過程の変化が所定の間隔（例えば２フェッチサイク
ル）より短かくなると、動作過程変化点の前後のトレー
スデータが正確にラッチできない場合が生じる。これを
防止したのがこの実施例である。
【００２６】この実施例では図５に示すようにトレース
・バッファ回路２ａに、第１及び第２のラッチ回路２
１，２２のほかに、メモリ書込み中信号ＷＩＮＧがアク
ティブで動作過程変化検出信号ＥＸＣＤがアクティブに
なると動作過程データＯＴＤを取込み保持して第３のト
レースデータ３ＴＲＤとして出力する第３のラッチ回路
２３と、メモリ書込み中信号ＷＩＮＧがアクティブで動
作過程変化検出信号ＥＸＣＤがアクティブとなったこと
示す動作過程変化アクティブ信号ＥＸＣＤＡを発生する
Ｄ型フリップフロップＦＦ６とを設け、トレース・メモ
リ・インタフェース部３ａに、動作過程変化検出信号Ｅ
ＸＦＤ及び動作過程変化アクティブ信号ＥＸＣＤＡのア
クティブレベレに応答してトレース・メモリ４に第１及
び第２のトレースデータ１ＴＲＤ，２ＴＲＤを伝達した
後第３のトレースデータ３ＴＲＤを伝達すると共にこれ
らトレースデータと対応する書込み制御信号ＴＭＷを発
生する手段を設けている。そのタイミング図を図６に示
す。
・バッファ回路２ａに、第１及び第２のラッチ回路２
１，２２のほかに、メモリ書込み中信号ＷＩＮＧがアク
ティブで動作過程変化検出信号ＥＸＣＤがアクティブに
なると動作過程データＯＴＤを取込み保持して第３のト
レースデータ３ＴＲＤとして出力する第３のラッチ回路
２３と、メモリ書込み中信号ＷＩＮＧがアクティブで動
作過程変化検出信号ＥＸＣＤがアクティブとなったこと
示す動作過程変化アクティブ信号ＥＸＣＤＡを発生する
Ｄ型フリップフロップＦＦ６とを設け、トレース・メモ
リ・インタフェース部３ａに、動作過程変化検出信号Ｅ
ＸＦＤ及び動作過程変化アクティブ信号ＥＸＣＤＡのア
クティブレベレに応答してトレース・メモリ４に第１及
び第２のトレースデータ１ＴＲＤ，２ＴＲＤを伝達した
後第３のトレースデータ３ＴＲＤを伝達すると共にこれ
らトレースデータと対応する書込み制御信号ＴＭＷを発
生する手段を設けている。そのタイミング図を図６に示
す。
【００２７】この実施例では、図６に示すように、分岐
命令検出信号ＢＩＤに続いて直ちに外部制御信号ＸＩＮ
Ｄがアクティブになり、メモリ書込み中信号ＷＩＮＧが
アクティブになっても、外部制御信号ＸＩＮＴがアクテ
ィブになる直前の命令フェッチサイクルのトレースデー
タ（ＴＲ２）及び直後のトレースデータ（ＴＲ４）を正
確かつ確実にラッチしトレース・メモリ４に伝達するこ
とができる。
命令検出信号ＢＩＤに続いて直ちに外部制御信号ＸＩＮ
Ｄがアクティブになり、メモリ書込み中信号ＷＩＮＧが
アクティブになっても、外部制御信号ＸＩＮＴがアクテ
ィブになる直前の命令フェッチサイクルのトレースデー
タ（ＴＲ２）及び直後のトレースデータ（ＴＲ４）を正
確かつ確実にラッチしトレース・メモリ４に伝達するこ
とができる。
【００２８】
【発明の効果】以上説明したように本発明は、プログラ
ム中の分岐命令による動作過程の変化点及び外部制御信
号によるプログラム動作とは異なる動作の変化点の前後
の動作過程データをトレース・メモリに記憶する構成と
したので、小さい容量のトレース・メモリで、分岐命令
がレジスタ間接分岐命令であっても、また外部制御信号
によってプログラム実行時とは異なる動作に変化して
も、上記トレース・メモリの記憶内容によりマイクロプ
ロセッサの動作過程をトレースすることができる効果が
ある。
ム中の分岐命令による動作過程の変化点及び外部制御信
号によるプログラム動作とは異なる動作の変化点の前後
の動作過程データをトレース・メモリに記憶する構成と
したので、小さい容量のトレース・メモリで、分岐命令
がレジスタ間接分岐命令であっても、また外部制御信号
によってプログラム実行時とは異なる動作に変化して
も、上記トレース・メモリの記憶内容によりマイクロプ
ロセッサの動作過程をトレースすることができる効果が
ある。
【００２９】また、一般的にマイクロプロセッサおよび
その応用システムの状態の変化はトレース・メモリのサ
イクル・タイムよりも十分遅いのでトレース・メモリに
は安価の遅いメモリを使用することができるという効果
があり、さらに、マイクロプロセッサの動作スピードが
高速になった場合でもトレース・メモリのサイクル・タ
イムの高速化をトレース・バッファ部で吸収できるとい
効果もある。
その応用システムの状態の変化はトレース・メモリのサ
イクル・タイムよりも十分遅いのでトレース・メモリに
は安価の遅いメモリを使用することができるという効果
があり、さらに、マイクロプロセッサの動作スピードが
高速になった場合でもトレース・メモリのサイクル・タ
イムの高速化をトレース・バッファ部で吸収できるとい
効果もある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１に示された実施例のイベント検出部及びト
レース・バッファ回路の具体例を示す回路部である。
レース・バッファ回路の具体例を示す回路部である。
【図３】図１に示された実施例の各部信号のタイミング
図である。
図である。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
【図５】図４に示された実施例トレース・バッファ回路
の具体例を示す回路図である。
の具体例を示す回路図である。
【図６】図４に示された実施例の各部信号のタイミング
図である。
図である。
【図７】従来のトレース装置の一例を示すブロック図で
ある。
ある。
【図８】図７に示されたトレース装置の各部信号のタイ
ミング図である。
ミング図である。
１ イベント検出部 ２，２ａ トレース・バッファ回路 ３，３ａ，３ｂ トレース・メモリ・インタフェース
部 ４ トレース・メモリ ２１〜２３ ラッチ回路
部 ４ トレース・メモリ ２１〜２３ ラッチ回路
Claims (5)
- 【請求項１】 所定のプラグラムに従って動作するトレ
ース対象のマイクロプロセッサからの前記プログラムの
各命令と対応する命令フェッチ信号及びこのプログラム
の分岐命令実行時に発生する分岐命令検出信号並びに前
記マイクロプロセッサを前記プログラムによる動作とは
異なる動作に変更させる外部制御信号を受け前記分岐命
令検出信号発生時の前記命令フェッチ信号の所定の期間
及び前記外部制御信号のレベル変更時の所定の期間にア
クティブレベルとなる動作過程変化検出信号を出力する
動作過程変化検出部と、前記動作過程変化検出信号のア
クティブレベル及び命令フェッチ信号に応答して前記マ
イクロプロセッサの動作過程を示す動作過程データを取
込み保持し第１のトレースデータとして出力すると共に
この動作過程データ取込み前の保持データを第２のトレ
ースデータとして出力するトレース・バッファ部と、伝
達された第１及び第２のトレースデータを書込み制御信
号に従って所定のアドレスに順次記憶するトレース・メ
モリと、前記動作過程変化検出信号のアクティブレベル
に応答して前記書込み制御信号を発生すると共に前記ト
レース・バッファ部からの第１及び第２のトレースデー
タを前記トレース・メモリに伝達するトレース・メモリ
・インタフェース部とを有すること特徴とするトレース
装置。 - 【請求項２】 動作過程データが、所定のプログラムの
各命令と対応するアドレスと、分岐命令検出信号と、外
部制御信号とを含んで構成された請求項１記載のトレー
ス装置。 - 【請求項３】 トレース・バッファ部が、第１及び第２
のラッチ回路を備え動作過程変化検出信号のアクティブ
レベルに応答して前記第１のラッチ回路の保持データを
前記第２のラッチ回路に取込んだ後前記第１のラッチ回
路に動作過程データを取込み保持して第１のトレースデ
ータとして出力すると共に前記第２のラッチ回路に取込
んだデータをこの第２のラッチ回路に保持して第２のト
レースデータとして出力する回路で構成された請求項１
記載のトレース装置。 - 【請求項４】 トレース・バッファ部に、書込み制御信
号発生時には第１及び第２のラッチ回路の保持データの
更新を停止する保持データ更新停止手段を設けた請求項
３記載のトレース装置。 - 【請求項５】 トレース・バッファ部に、書込み制御信
号発生時に動作過程変化検出信号のアクティブレベルに
応答して動作過程データを取込み保持して第３のトレー
スデータとして出力する第３のラッチ回路と、前記動作
過程変化検出信号のアクティベレベルに応答してアクテ
ィブレベルとなる動作過程変化アクティブ信号を発生す
る信号発生回路とを設け、トレース・メモリ・インタフ
ェース部に、動作過程変化検出信号及び動作過程変化ア
クティブ信号のアクティブレベルに応答してトレース・
メモリに第１及び第２のトレースデータを伝達した後前
記第３のトレースデータを伝達すると共にこれらトレー
スデータと対応する書込み制御信号を発生する手段を設
けた請求項４記載のトレース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5226293A JPH0784827A (ja) | 1993-09-13 | 1993-09-13 | トレース装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5226293A JPH0784827A (ja) | 1993-09-13 | 1993-09-13 | トレース装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784827A true JPH0784827A (ja) | 1995-03-31 |
Family
ID=16842944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5226293A Pending JPH0784827A (ja) | 1993-09-13 | 1993-09-13 | トレース装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0784827A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003531436A (ja) * | 2000-04-11 | 2003-10-21 | アナログ デバイセス インコーポレーテッド | 非侵入式アプリケーション・コード・プロファイリングの方法および装置 |
| US7055078B2 (en) | 2002-06-21 | 2006-05-30 | Samsung Electronics, Co., Ltd. | Microprocessor with trace module |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62111334A (ja) * | 1985-11-11 | 1987-05-22 | Hitachi Electronics Eng Co Ltd | コンピユ−タプログラムトレ−サにおける記録情報圧縮装置 |
| JPH04130932A (ja) * | 1990-09-21 | 1992-05-01 | Nec Corp | アドレストレースメモリ |
-
1993
- 1993-09-13 JP JP5226293A patent/JPH0784827A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62111334A (ja) * | 1985-11-11 | 1987-05-22 | Hitachi Electronics Eng Co Ltd | コンピユ−タプログラムトレ−サにおける記録情報圧縮装置 |
| JPH04130932A (ja) * | 1990-09-21 | 1992-05-01 | Nec Corp | アドレストレースメモリ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003531436A (ja) * | 2000-04-11 | 2003-10-21 | アナログ デバイセス インコーポレーテッド | 非侵入式アプリケーション・コード・プロファイリングの方法および装置 |
| US7055078B2 (en) | 2002-06-21 | 2006-05-30 | Samsung Electronics, Co., Ltd. | Microprocessor with trace module |
| US7299393B2 (en) | 2002-06-21 | 2007-11-20 | Samsung Electronics Co., Ltd. | Microprocessor with trace module |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960820 |