JPH04132256A - 半導体積層基板の製造方法 - Google Patents
半導体積層基板の製造方法Info
- Publication number
- JPH04132256A JPH04132256A JP25345390A JP25345390A JPH04132256A JP H04132256 A JPH04132256 A JP H04132256A JP 25345390 A JP25345390 A JP 25345390A JP 25345390 A JP25345390 A JP 25345390A JP H04132256 A JPH04132256 A JP H04132256A
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- silicon substrate
- substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体積層基板の製造方法に関し、特に、貼り
合わせ法を用いたＳｏｌ基板の製造方法に適用して好適
なものである。
合わせ法を用いたＳｏｌ基板の製造方法に適用して好適
なものである。
〔従来の技術〕゛
貼り合わせ法を用いたＳ ＯＴ （Ｓｉｌｉｃｏｎ Ｏ
ｎ Ｉｎ５ｕｌａｔｏｒ）基板の製造方法は、従来、次
のようにして行われていた。
ｎ Ｉｎ５ｕｌａｔｏｒ）基板の製造方法は、従来、次
のようにして行われていた。
まず、第２図（ａ）に示すように、第１のシリコン基板
ｌの主面に熱酸化法によりＳｉｎｇ膜２を形成する。
ｌの主面に熱酸化法によりＳｉｎｇ膜２を形成する。
次に、第２図（ｂ）に示すように、この第１のシリコン
基板ｌの主面に第２のシリコン基板３の主面を貼り合わ
せ、熱処理することによりシリコン基板同士を互いに接
着する。
基板ｌの主面に第２のシリコン基板３の主面を貼り合わ
せ、熱処理することによりシリコン基板同士を互いに接
着する。
次に、第２図（Ｃ）に示すように、第２のシリコン基板
３をその裏面側から研磨していき、Ｓｉｎｇ膜２上に能
動領域として薄いシリコン膜３を残して、ＳＯ夏基板を
形成する。
３をその裏面側から研磨していき、Ｓｉｎｇ膜２上に能
動領域として薄いシリコン膜３を残して、ＳＯ夏基板を
形成する。
しかしながら、この方法では、最後の研磨工程において
研磨量をモニターすることが難しく、このため、残存さ
せるシリコン膜３の膜厚を精密にコントロールすること
が困難であった。
研磨量をモニターすることが難しく、このため、残存さ
せるシリコン膜３の膜厚を精密にコントロールすること
が困難であった。
この問題を解決するために、次のような方法がとられて
いる。
いる。
まず、第３図（ａ）に示すように、第１のシリコン基板
１の主面全面に熱酸化法によりＳｉＯ□Ｍｌ！２を形成
する。一方、第２のシリコン基板３の主面の一部を熱酸
化して、局部的にＳｉＯ□４を形成する。
１の主面全面に熱酸化法によりＳｉＯ□Ｍｌ！２を形成
する。一方、第２のシリコン基板３の主面の一部を熱酸
化して、局部的にＳｉＯ□４を形成する。
このＳｔｏ、 ４の表面は、シリコン基板３の主面の表
面から凸状に突出しており、また、ＳｉＯ□４とシリコ
ン基板３との境界面は、シリコン基ｖｉ３の主面の表面
よりも深いところにある。
面から凸状に突出しており、また、ＳｉＯ□４とシリコ
ン基板３との境界面は、シリコン基ｖｉ３の主面の表面
よりも深いところにある。
次いで、第３図（ｂ）に示すように、第１のシリコン基
板ｌと第２のシリコン基板３との主面同士を互いに貼り
合わせ、熱処理により接着する。
板ｌと第２のシリコン基板３との主面同士を互いに貼り
合わせ、熱処理により接着する。
次いで、第３図（Ｃ）に示すように、第２のシリコン基
板３の裏面側から研磨する。この時、研磨速度はシリコ
ンよりもＳｉＯ２の方がかなり小さいため、シリコン基
板３に形成した５ｉＯｚ４がストッパーとして働き、Ｓ
ｉＯ□膜２上に能動領域として残存させるシリコン膜３
の膜厚を一定にすることができる。
板３の裏面側から研磨する。この時、研磨速度はシリコ
ンよりもＳｉＯ２の方がかなり小さいため、シリコン基
板３に形成した５ｉＯｚ４がストッパーとして働き、Ｓ
ｉＯ□膜２上に能動領域として残存させるシリコン膜３
の膜厚を一定にすることができる。
しかしながら、第３図に示した方法では、第２のシリコ
ン基板３の主面上にＳｉＯ□４の突起が存在するため、
第３図（ｂ）に示すように基板同士を貼り合わせた時に
、突起の周囲に空隙が生じて接着性が悪くなったり、突
起の周辺のシリコン基板３の主面が平面を保てずに撓ん
でシリコンの結晶性が悪くなる等の問題があった。
ン基板３の主面上にＳｉＯ□４の突起が存在するため、
第３図（ｂ）に示すように基板同士を貼り合わせた時に
、突起の周囲に空隙が生じて接着性が悪くなったり、突
起の周辺のシリコン基板３の主面が平面を保てずに撓ん
でシリコンの結晶性が悪くなる等の問題があった。
本発明は上述の問題点に鑑みてなされたものであって、
能動領域となるシリコン膜の膜厚を一定にコントロール
することができ、且つ、結晶性や接着性を損なうことな
くＳＯＩ基板を製造することができる方法を提供しよう
とするものである。
能動領域となるシリコン膜の膜厚を一定にコントロール
することができ、且つ、結晶性や接着性を損なうことな
くＳＯＩ基板を製造することができる方法を提供しよう
とするものである。
上記課題を解決するために、本発明の半導体積層基板の
製造方法は、 第１の半導体基板の主面に酸化膜を形成する工程と、 上記酸化膜の一部を除去することにより、上記酸化膜に
相対的に凸部を形成する工程と、第２の半導体基板の主
面の上記第１の半導体基板の凸部と対応する位置に、凹
部を形成する工程と、 上記第１の半導体基板の凸部が上記第２の半導体基板の
凹部に嵌合するように、上記第１及び第２の半導体基板
の主面同士を貼り合わせて、熱処理により互いに接着す
る工程と、 酸化膜が露出するまで上記第２の半導体基板をその裏面
側から研磨する工程とを有するものである。
製造方法は、 第１の半導体基板の主面に酸化膜を形成する工程と、 上記酸化膜の一部を除去することにより、上記酸化膜に
相対的に凸部を形成する工程と、第２の半導体基板の主
面の上記第１の半導体基板の凸部と対応する位置に、凹
部を形成する工程と、 上記第１の半導体基板の凸部が上記第２の半導体基板の
凹部に嵌合するように、上記第１及び第２の半導体基板
の主面同士を貼り合わせて、熱処理により互いに接着す
る工程と、 酸化膜が露出するまで上記第２の半導体基板をその裏面
側から研磨する工程とを有するものである。
本発明においては、第１の半導体基板の主面に存在する
突起に対応する第２の半導体基板の主面の位置に凹部を
形成して−いるので、第１及び第２の半導体基板を互い
に貼り合わせた時に、各々の主平面同士が充分に密着す
る。従って、突起近傍の空隙や、第２のシリコン基板の
主面の撓みは生じない。
突起に対応する第２の半導体基板の主面の位置に凹部を
形成して−いるので、第１及び第２の半導体基板を互い
に貼り合わせた時に、各々の主平面同士が充分に密着す
る。従って、突起近傍の空隙や、第２のシリコン基板の
主面の撓みは生じない。
そして、第１の半導体基板の土面に設けた酸化膜の突起
が、第２の半導体基板を研磨する時のストッパーとして
働くので、能動領域として残す第２の半導体基板の膜厚
を一定にコントロールすることができる。
が、第２の半導体基板を研磨する時のストッパーとして
働くので、能動領域として残す第２の半導体基板の膜厚
を一定にコントロールすることができる。
〔実施例］
以下、本発明の実施例を第１図を参照して説明する。
まず、第１図（ａ）に示すように、シリコン基板１の主
面に熱酸化法により２．５μｍ厚のＳｉＯ□膜２を形成
する。
面に熱酸化法により２．５μｍ厚のＳｉＯ□膜２を形成
する。
次いで、ＳｉＯ□膜２上に７オトレジストパターンを形
成し、これをマスクとして、ＳｉＯ□膜２をバッファ弗
酸溶液中で５０００人の深さだけ選択エツチングし、そ
の後、フォトレジストを除去して、第１図（ｂ）に示す
ように、ＳｉＯ□膜２に相対的に凸部６を複数個形成す
る。
成し、これをマスクとして、ＳｉＯ□膜２をバッファ弗
酸溶液中で５０００人の深さだけ選択エツチングし、そ
の後、フォトレジストを除去して、第１図（ｂ）に示す
ように、ＳｉＯ□膜２に相対的に凸部６を複数個形成す
る。
一方、第２のシリコン基板３の主面にフォトレジストパ
ターンを形成し、これをマスクとして、シリコン基板３
の表面をプラズマエツチング法により５０００人の深さ
だけ選択エツチングし、その後、フォトレジストを除去
して、第１図（Ｃ）に示すように、シリコン基板３の表
面に凹部７を形成する。ここで、シリコン基板３の表面
に形成する凹部７の位置は、第１と第２のシリコン基板
１及び３の主面同士を貼り合わせた時に、第１のシリコ
ン基板ｌ上のＳｉＯ□膜２に形成した凸部６の位置に対
応する。
ターンを形成し、これをマスクとして、シリコン基板３
の表面をプラズマエツチング法により５０００人の深さ
だけ選択エツチングし、その後、フォトレジストを除去
して、第１図（Ｃ）に示すように、シリコン基板３の表
面に凹部７を形成する。ここで、シリコン基板３の表面
に形成する凹部７の位置は、第１と第２のシリコン基板
１及び３の主面同士を貼り合わせた時に、第１のシリコ
ン基板ｌ上のＳｉＯ□膜２に形成した凸部６の位置に対
応する。
次いで、第１図（ｄ）に示すように、第１のシリコン基
板１と第２のシリコン基板３との主面同士を貼り合わせ
、熱処理を行うことにより、両者を接着する。この時、
第１のシリコン基板１上に形成されたＳｉｎｇ膜２の凸
部６は、第２のシリコン基板３に形成された凹部７内に
収まるため、第１のシリコン基板ｌの凸部６を除く平面
部と第２のシリコン基板３の凹部７を除く平面部同士は
充分に密着する。また、第２のシリコン基板３が撓んだ
りすることがなく、従って、その結晶性を損なうことも
ない。
板１と第２のシリコン基板３との主面同士を貼り合わせ
、熱処理を行うことにより、両者を接着する。この時、
第１のシリコン基板１上に形成されたＳｉｎｇ膜２の凸
部６は、第２のシリコン基板３に形成された凹部７内に
収まるため、第１のシリコン基板ｌの凸部６を除く平面
部と第２のシリコン基板３の凹部７を除く平面部同士は
充分に密着する。また、第２のシリコン基板３が撓んだ
りすることがなく、従って、その結晶性を損なうことも
ない。
次いで、第１図（ｅ）に示すように、ＳｉＯ□膜２の凸
部６の一部が露出するまで第２のシリコン基板３をその
裏面側から研磨することにより、Ｓｉｎ。
部６の一部が露出するまで第２のシリコン基板３をその
裏面側から研磨することにより、Ｓｉｎ。
膜２上に能動領域として約５０００λ厚のシリコン膜３
が形成される。
が形成される。
以上説明したように、本発明によれば、貼り合わせ法に
よって半導体積層基板を製造する際に、第１の半導体基
板の上に形成された酸化膜と、その上に貼り合わされる
第２の半導体基板との間の接着性が高く、また、能動領
域としての第２の半導体基板の結晶性を損なうことがな
い。
よって半導体積層基板を製造する際に、第１の半導体基
板の上に形成された酸化膜と、その上に貼り合わされる
第２の半導体基板との間の接着性が高く、また、能動領
域としての第２の半導体基板の結晶性を損なうことがな
い。
第１図（ａ）〜（ｅ）は本発明の一実施例による半導体
積層基板の製造方法を工程順に示す断面図、第２図（ａ
）〜（Ｃ）は従来の半導体積層基板の製造方法を工程順
に示す断面図、第３図（ａ）〜（ｃ）は従来の別の半導
体積層基板の製造方法を工程順に示す断面図である。 なお、図面に用いた符号において、 ｌ ・・・・−・・・・ 第１のシリコン基板２ ・
・・・・・・・・ ３ ・・・・・・・・・ ６ ・・・・・・・・・ ７ ・・・・・・・・・ である。 Ｓｉｎ、膜 第２のシリコン基板 凸部 凹部
積層基板の製造方法を工程順に示す断面図、第２図（ａ
）〜（Ｃ）は従来の半導体積層基板の製造方法を工程順
に示す断面図、第３図（ａ）〜（ｃ）は従来の別の半導
体積層基板の製造方法を工程順に示す断面図である。 なお、図面に用いた符号において、 ｌ ・・・・−・・・・ 第１のシリコン基板２ ・
・・・・・・・・ ３ ・・・・・・・・・ ６ ・・・・・・・・・ ７ ・・・・・・・・・ である。 Ｓｉｎ、膜 第２のシリコン基板 凸部 凹部
Claims (1)
- 【特許請求の範囲】 第１の半導体基板の主面に酸化膜を形成する工程と、 上記酸化膜の一部を除去することにより、上記酸化膜に
相対的に凸部を形成する工程と、第２の半導体基板の主
面の上記第１の半導体基板の凸部と対応する位置に、凹
部を形成する工程と、 上記第１の半導体基板の凸部が上記第２の半導体基板の
凹部に嵌合するように、上記第１及び第２の半導体基板
の主面同士を貼り合わせて、熱処理により互いに接着す
る工程と、酸化膜が露出するまで上記第２の半導体基板
をその裏面側から研磨する工程とを有する半導体積層基
板の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25345390A JP2764466B2 (ja) | 1990-09-21 | 1990-09-21 | 半導体積層基板の製造方法 |
| US07/763,302 US5238865A (en) | 1990-09-21 | 1991-09-20 | Process for producing laminated semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25345390A JP2764466B2 (ja) | 1990-09-21 | 1990-09-21 | 半導体積層基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04132256A true JPH04132256A (ja) | 1992-05-06 |
| JP2764466B2 JP2764466B2 (ja) | 1998-06-11 |
Family
ID=17251608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25345390A Expired - Lifetime JP2764466B2 (ja) | 1990-09-21 | 1990-09-21 | 半導体積層基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2764466B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008516439A (ja) * | 2004-10-06 | 2008-05-15 | コミツサリア タ レネルジー アトミーク | 様々な絶縁領域及び／又は局所的な垂直導電領域を有する混合積層構造物を製造する方法 |
-
1990
- 1990-09-21 JP JP25345390A patent/JP2764466B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008516439A (ja) * | 2004-10-06 | 2008-05-15 | コミツサリア タ レネルジー アトミーク | 様々な絶縁領域及び／又は局所的な垂直導電領域を有する混合積層構造物を製造する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2764466B2 (ja) | 1998-06-11 |
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