JPH04132264A - 絶縁ゲート型電界効果トランジスタ - Google Patents
絶縁ゲート型電界効果トランジスタInfo
- Publication number
- JPH04132264A JPH04132264A JP2253856A JP25385690A JPH04132264A JP H04132264 A JPH04132264 A JP H04132264A JP 2253856 A JP2253856 A JP 2253856A JP 25385690 A JP25385690 A JP 25385690A JP H04132264 A JPH04132264 A JP H04132264A
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- Japan
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- back gate
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- semiconductor substrate
- channel
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果トランジスタ、特に半導
体チップ内に単位セルを複数個配列して成る絶縁ゲート
型電界効果トランジスタの構造に関するものである。
体チップ内に単位セルを複数個配列して成る絶縁ゲート
型電界効果トランジスタの構造に関するものである。
一般に、絶縁型ゲート型電界効果トランジスタの逆耐圧
Ｂ Ｖ ｎｓとオン抵抗Ｒｏｎは相反関係にある。
Ｂ Ｖ ｎｓとオン抵抗Ｒｏｎは相反関係にある。
って、必要とするＢＶｎｓを確保できるぎりぎりのチッ
プ周辺にガードリングを設けるなどの構造がとられてい
る。しかしながら、従来構造ではなお、要求するＢＶｎ
ｓを満足し、かつ、最小めＲａｎとする最適設計に困難
性が伴う。
プ周辺にガードリングを設けるなどの構造がとられてい
る。しかしながら、従来構造ではなお、要求するＢＶｎ
ｓを満足し、かつ、最小めＲａｎとする最適設計に困難
性が伴う。
第１図に従来構造の絶縁ゲート型電界効果トランジスタ
（以下ＴＧＦＥＴという、）の部分断面構造図をしめし
、第２図にＩＧＦＥＴの単位セル４個の平面配置図をし
めす、１は高比抵抗の半導体基体、２はチャネル及びバ
ックゲート領域、３はソース領域、４は低比抵抗ドレイ
ン領域、６はゲト絶縁膜、７はゲート電極、Ａは一点鎖
線で囲まれた単位セル、ａはチャネル及びバックゲート
領域２の接合間隔である。第２図はゲート絶縁膜６及び
ゲート電極７を除いた図面である１通常ＩＧＦＥＴのＲ
ｏｎは第１図にしめすごとく、エンハンスメントチャネ
ル抵抗Ｒｅｃ、デープレッ；ジョンチャネル抵抗Ｒｄｃ
、接合型ＦＥＴ抵抗Ｒｊ、高比抵抗ドレイン抵抗Ｒ６及
び低比抵抗ドレイン抵抗Ｒ１５，の和で表される。従っ
て、Ｒ６，、以外の抵抗成分は微細加工技術の実施によ
り、ある程度低減可能となるが、接合間隔ａが狭くなる
と、Ｒｊの急激な増加をきたす欠点も生じる０本発明者
の実験による検討結果では、一般に採用されている接合
間隔ａより、や）大きくする方がＲｏｎを小ならしめる
ことがわかった。しかしながら、接合間隔ａの増加は逆
耐圧ＢＶＩ）ｓの低下を来たす。
（以下ＴＧＦＥＴという、）の部分断面構造図をしめし
、第２図にＩＧＦＥＴの単位セル４個の平面配置図をし
めす、１は高比抵抗の半導体基体、２はチャネル及びバ
ックゲート領域、３はソース領域、４は低比抵抗ドレイ
ン領域、６はゲト絶縁膜、７はゲート電極、Ａは一点鎖
線で囲まれた単位セル、ａはチャネル及びバックゲート
領域２の接合間隔である。第２図はゲート絶縁膜６及び
ゲート電極７を除いた図面である１通常ＩＧＦＥＴのＲ
ｏｎは第１図にしめすごとく、エンハンスメントチャネ
ル抵抗Ｒｅｃ、デープレッ；ジョンチャネル抵抗Ｒｄｃ
、接合型ＦＥＴ抵抗Ｒｊ、高比抵抗ドレイン抵抗Ｒ６及
び低比抵抗ドレイン抵抗Ｒ１５，の和で表される。従っ
て、Ｒ６，、以外の抵抗成分は微細加工技術の実施によ
り、ある程度低減可能となるが、接合間隔ａが狭くなる
と、Ｒｊの急激な増加をきたす欠点も生じる０本発明者
の実験による検討結果では、一般に採用されている接合
間隔ａより、や）大きくする方がＲｏｎを小ならしめる
ことがわかった。しかしながら、接合間隔ａの増加は逆
耐圧ＢＶＩ）ｓの低下を来たす。
このことば等５図のａに対するＢＶＤ、とＲｏｎの関係
曲線のそれぞれ実線でしめすごとく、ａの増加に従って
、Ｒｏ ｎ 、 Ｂ Ｖ ｒｙｓ共に低下する領域を生
ずる。その理由は第２図の各チャネルバックゲート領域
２の最も近接する４１１のコーナーＢの対角線をなす距
離はａのほぼ、１２倍に増加し、その結果、空乏層が互
に接しなくなり、理想値より低いブレナー耐圧で降伏す
るためと推定される。
曲線のそれぞれ実線でしめすごとく、ａの増加に従って
、Ｒｏ ｎ 、 Ｂ Ｖ ｒｙｓ共に低下する領域を生
ずる。その理由は第２図の各チャネルバックゲート領域
２の最も近接する４１１のコーナーＢの対角線をなす距
離はａのほぼ、１２倍に増加し、その結果、空乏層が互
に接しなくなり、理想値より低いブレナー耐圧で降伏す
るためと推定される。
本発明は前記せる従来構造のＩＧＦＥＴの問題点を解消
し、簡単な構造により、低いオン抵抗で、逆耐圧を低下
させることのないＩＧＦＥＴを提供することを目的とす
る。
し、簡単な構造により、低いオン抵抗で、逆耐圧を低下
させることのないＩＧＦＥＴを提供することを目的とす
る。
第４図（ａ）及び（ｂｌは本発明の実施例をしめす部分
断面構造図、第３図は単位セル４個の平面配置図であり
、第１図及び第２図と同一記号は同一部分をあられす、
なお、第３図のｂ−ｂ’断面の一部を第４図にしめして
いる。又、ｎ、ｎ“及びＰｏにより導電型をしめした０
本発明のＩＧＦＥＴの構造は従来の縦型ＭＯ８電界効果
トランジスタ（以下ＶＤＭＯ３ＦＥＴという、）と同一
の製造方法で半導体基体１内にチャネル及びバックゲー
ト領域２と同一導電型のコーナー領域５を形成する。即
ち、第４図（ａ）（実施例１）はｎ ｏｎ ｎ”の
エピタキシアルウェハーに、まづ、Ｐ′″領域を形成し
、同時にコーナー領域５を形成するごとく設計された写
真用マスクを使用している。又、第４図（ｂ）（実施例
２）はゲート電極７用のポリシリコンを選択的にエツチ
ングし除去できる写真用マスクを使用し、パターン形成
されたポリシリコンをマスクにボロンをイオン注入し、
コーナー領域５を形成するようにしている。コーナー領
域５の半導体基体１内の位置は第３図のごとく、相隣る
４個のチャネル及びバックゲート領域２の最も近接する
４個のコーナーＢにより囲まれる範囲、即ちコーナーＢ
をつなぐ点線内に形成する。この範囲外の２の辺部にわ
たってコーナー領域５が形成されるとＲｏｎが増大し、
好ましくない、実施例１及び実施例２によるａに対する
ＢＶ、、及びＲｏｎの関係曲線は第５図の点線のごとく
改善され、実施例１と実施例２では差がほとんどなかっ
た。
断面構造図、第３図は単位セル４個の平面配置図であり
、第１図及び第２図と同一記号は同一部分をあられす、
なお、第３図のｂ−ｂ’断面の一部を第４図にしめして
いる。又、ｎ、ｎ“及びＰｏにより導電型をしめした０
本発明のＩＧＦＥＴの構造は従来の縦型ＭＯ８電界効果
トランジスタ（以下ＶＤＭＯ３ＦＥＴという、）と同一
の製造方法で半導体基体１内にチャネル及びバックゲー
ト領域２と同一導電型のコーナー領域５を形成する。即
ち、第４図（ａ）（実施例１）はｎ ｏｎ ｎ”の
エピタキシアルウェハーに、まづ、Ｐ′″領域を形成し
、同時にコーナー領域５を形成するごとく設計された写
真用マスクを使用している。又、第４図（ｂ）（実施例
２）はゲート電極７用のポリシリコンを選択的にエツチ
ングし除去できる写真用マスクを使用し、パターン形成
されたポリシリコンをマスクにボロンをイオン注入し、
コーナー領域５を形成するようにしている。コーナー領
域５の半導体基体１内の位置は第３図のごとく、相隣る
４個のチャネル及びバックゲート領域２の最も近接する
４個のコーナーＢにより囲まれる範囲、即ちコーナーＢ
をつなぐ点線内に形成する。この範囲外の２の辺部にわ
たってコーナー領域５が形成されるとＲｏｎが増大し、
好ましくない、実施例１及び実施例２によるａに対する
ＢＶ、、及びＲｏｎの関係曲線は第５図の点線のごとく
改善され、実施例１と実施例２では差がほとんどなかっ
た。
実線の従来構造品と対比すると、Ｒｏｎについては、点
線の本発明構造品とほとんど変わらず、間隔ａの増加に
伴い、低下傾向にある。又、ＢｖＤ。
線の本発明構造品とほとんど変わらず、間隔ａの増加に
伴い、低下傾向にある。又、ＢｖＤ。
については、間隔ａの増加に伴い、実線の従来構造品は
約１５％低下するのに対し、点線の本発明構造品では全
く変化しない結果をしめした。従って、間隔ａを成る程
度、ひろげてＢＶｏを一定に保持したまま、Ｒｏｎを低
下せしめるＴＧＦＥＴの最適設計構造を容易とする。
約１５％低下するのに対し、点線の本発明構造品では全
く変化しない結果をしめした。従って、間隔ａを成る程
度、ひろげてＢＶｏを一定に保持したまま、Ｒｏｎを低
下せしめるＴＧＦＥＴの最適設計構造を容易とする。
コーナー領域５の形状、大きさは第３図及びＩＦ１４図
に限定されるものではなく、例えば、第３図において、
多角形だけでなく設計上の都合で円形にしてもよい、又
、チャネル及びバックゲート領域２のコーナーＢ等は隅
をおとすようにアールを設けてもよい、その他、導電型
の等価的変換、各部の変形や付加は本発明の要旨の範囲
で必要に応じて選択実施し得るものである。
に限定されるものではなく、例えば、第３図において、
多角形だけでなく設計上の都合で円形にしてもよい、又
、チャネル及びバックゲート領域２のコーナーＢ等は隅
をおとすようにアールを設けてもよい、その他、導電型
の等価的変換、各部の変形や付加は本発明の要旨の範囲
で必要に応じて選択実施し得るものである。
以上のごとく、本発明の実施により、従来の製造プロセ
スを変更することなく、高耐圧で、低Ｒｏｎのパワー用
ＩＧＦＥＴ、特に、ＶＤＭＯ８ＦＥＴを容易に得ること
ができ、スイッチングや駆動用出力デバイスに応用して
電子機器の損失低減を達成し、産業上の利用効果、極め
て大なるものである。
スを変更することなく、高耐圧で、低Ｒｏｎのパワー用
ＩＧＦＥＴ、特に、ＶＤＭＯ８ＦＥＴを容易に得ること
ができ、スイッチングや駆動用出力デバイスに応用して
電子機器の損失低減を達成し、産業上の利用効果、極め
て大なるものである。
第１図は従来構造のＩＧＦＥＴの部分断面構造図、第２
図はその平面配置図、第３図は本発明の実施例をしめす
平面配置図、第４図はその部分断面構造図で、（ａ）は
実施例１、（ｂ）は実施例２、第５図は関係曲線であり
、１は半導体基体、２はチャネル及びバックゲート領域
、３はソース領域、４はドレイン領域、５はコーナー領
域、６はゲート絶縁膜、７はゲート電極、Ａ、Ｂは指定
の部分である。
図はその平面配置図、第３図は本発明の実施例をしめす
平面配置図、第４図はその部分断面構造図で、（ａ）は
実施例１、（ｂ）は実施例２、第５図は関係曲線であり
、１は半導体基体、２はチャネル及びバックゲート領域
、３はソース領域、４はドレイン領域、５はコーナー領
域、６はゲート絶縁膜、７はゲート電極、Ａ、Ｂは指定
の部分である。
Claims (1)
- 半導体基体の一表面を直角四辺形の複数個の単位セル
に区分し、その各単位セル内に該半導体基体と逆導電型
のチャネル及びバックゲート領域を形成し、前記領域内
に該半導体基体と同一導電型のソース領域を形成した絶
縁ゲート型電界効果トランジスタにおいて、相隣る４個
のチャネル及びバックゲート領域の最も近接する４個の
コーナーにより囲まれる半導体基体内に該チャネル及び
バックゲート領域と同一導電型のコーナー領域を形成し
たことを特徴とする絶縁ゲート型電界効果トランジスタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2253856A JPH04132264A (ja) | 1990-09-21 | 1990-09-21 | 絶縁ゲート型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2253856A JPH04132264A (ja) | 1990-09-21 | 1990-09-21 | 絶縁ゲート型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04132264A true JPH04132264A (ja) | 1992-05-06 |
Family
ID=17257088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2253856A Pending JPH04132264A (ja) | 1990-09-21 | 1990-09-21 | 絶縁ゲート型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04132264A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6169300B1 (en) | 1997-03-11 | 2001-01-02 | Sgs-Thomson Microelectronics S.R.L. | Insulated gate bipolar transistor with high dynamic ruggedness |
| JP2005136166A (ja) * | 2003-10-30 | 2005-05-26 | Matsushita Electric Ind Co Ltd | 縦型ｍｏｓｆｅｔ |
| JP2006019553A (ja) * | 2004-07-02 | 2006-01-19 | Matsushita Electric Ind Co Ltd | 縦型半導体装置 |
| JP2015015493A (ja) * | 2014-09-12 | 2015-01-22 | ローム株式会社 | 半導体装置 |
| US10727318B2 (en) | 2010-03-30 | 2020-07-28 | Rohm Co., Ltd. | Semiconductor device VDMOS having a gate insulating film having a high dielectric constant portion contacting the drift region for relaxing an electric field generated in the gate insulating film |
-
1990
- 1990-09-21 JP JP2253856A patent/JPH04132264A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6169300B1 (en) | 1997-03-11 | 2001-01-02 | Sgs-Thomson Microelectronics S.R.L. | Insulated gate bipolar transistor with high dynamic ruggedness |
| JP2005136166A (ja) * | 2003-10-30 | 2005-05-26 | Matsushita Electric Ind Co Ltd | 縦型ｍｏｓｆｅｔ |
| JP2006019553A (ja) * | 2004-07-02 | 2006-01-19 | Matsushita Electric Ind Co Ltd | 縦型半導体装置 |
| US10727318B2 (en) | 2010-03-30 | 2020-07-28 | Rohm Co., Ltd. | Semiconductor device VDMOS having a gate insulating film having a high dielectric constant portion contacting the drift region for relaxing an electric field generated in the gate insulating film |
| JP2015015493A (ja) * | 2014-09-12 | 2015-01-22 | ローム株式会社 | 半導体装置 |
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