JPH02170437A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
- Publication number
- JPH02170437A JPH02170437A JP32433988A JP32433988A JPH02170437A JP H02170437 A JPH02170437 A JP H02170437A JP 32433988 A JP32433988 A JP 32433988A JP 32433988 A JP32433988 A JP 32433988A JP H02170437 A JPH02170437 A JP H02170437A
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- JP
- Japan
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- drain
- gate electrode
- region
- electric field
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ソース不純物拡散領域とドレイン不純物拡散
領域の中間部の上にゲート絶縁膜を介してゲート電極が
設けられるＭＩＳ型半導体装置の製造方法に関する。
領域の中間部の上にゲート絶縁膜を介してゲート電極が
設けられるＭＩＳ型半導体装置の製造方法に関する。
（従来の技術〕
ＭＩＳ型半導体装置、例えばＭＯ５型電界効果トランジ
スタ （ＭＯＳＦＥＴ）のソース領域、ドレイン領域を
形成するには、従来第２図に示すように半導体基板上に
ＬＯＣＯ３法により形成した開口部パターン２ををする
厚い選択酸化領域１と、開口部パターン２内に形成され
る薄いゲート酸化膜上の中央部上に設けられるゲート電
ｉ４マスクとして自己整合的に不純物を導入していた。
スタ （ＭＯＳＦＥＴ）のソース領域、ドレイン領域を
形成するには、従来第２図に示すように半導体基板上に
ＬＯＣＯ３法により形成した開口部パターン２ををする
厚い選択酸化領域１と、開口部パターン２内に形成され
る薄いゲート酸化膜上の中央部上に設けられるゲート電
ｉ４マスクとして自己整合的に不純物を導入していた。
ドレイン拡散層領域４．ソース拡散層領域５はこのよう
にして形成されたものである。
にして形成されたものである。
〔発明が解決しようとする！ｌｉ！ｌり３ＭＯ３型ＦＥ
Ｔの微細化に伴い、ドレイン耐圧の低下やホットキャリ
アの発生による信頼性の低下が問題となっている。その
原因の一つとしてドレイン拡散層領域４でのチャネル側
コーナ一部６における電界集中が上げられる。この電界
集中のメカニズムは次の通りである。すなわち、ゲート
３、ソース５および基板の各端子をグラウンド電位に固
定してドレイン端子の電位を上げていった場合、矢印７
で示した電界強度ベクトルは、ドレイン領域４のチャネ
ル側のコーナ一部６に最も集中しやすく、最初にアバラ
ンシエ・ブレークダウンが起こりやすい、この傾向はＭ
Ｏ３型ＦＥＴの微細化が進み、ドレイン領域４の接合深
さが浅くなるほど顕著になる。つまり、第３図（ａｌに
示すように接合深さが比較的深い場合は、横方向拡散長
も長いので、コーナ一部６の曲率半径も太き（なり、電
界集中も起こりにくいが、第３回出）に示すように接合
深さが比較的浅い場合は、コーナ一部曲率半径は小さく
なり、電界集中が起こりやすくなる。この対策として、
第４図に示すようにソース拡散層領域５．ドレイン拡散
層領域４．ゲート電極３を同心円状に配置して、ドレイ
ン拡散層領域コーナ一部の電界集中が起こらないように
するという方法が一般的に用いられている。
Ｔの微細化に伴い、ドレイン耐圧の低下やホットキャリ
アの発生による信頼性の低下が問題となっている。その
原因の一つとしてドレイン拡散層領域４でのチャネル側
コーナ一部６における電界集中が上げられる。この電界
集中のメカニズムは次の通りである。すなわち、ゲート
３、ソース５および基板の各端子をグラウンド電位に固
定してドレイン端子の電位を上げていった場合、矢印７
で示した電界強度ベクトルは、ドレイン領域４のチャネ
ル側のコーナ一部６に最も集中しやすく、最初にアバラ
ンシエ・ブレークダウンが起こりやすい、この傾向はＭ
Ｏ３型ＦＥＴの微細化が進み、ドレイン領域４の接合深
さが浅くなるほど顕著になる。つまり、第３図（ａｌに
示すように接合深さが比較的深い場合は、横方向拡散長
も長いので、コーナ一部６の曲率半径も太き（なり、電
界集中も起こりにくいが、第３回出）に示すように接合
深さが比較的浅い場合は、コーナ一部曲率半径は小さく
なり、電界集中が起こりやすくなる。この対策として、
第４図に示すようにソース拡散層領域５．ドレイン拡散
層領域４．ゲート電極３を同心円状に配置して、ドレイ
ン拡散層領域コーナ一部の電界集中が起こらないように
するという方法が一般的に用いられている。
ところが、このような方法は、単体のＭＯ３型ＦＥＴや
比較的回路構成が単純で集積度の低いＭＩｓ型半導体集
積回路装置に用いるためには適しているが、素子の占有
面積や、レイアウト効率の点から、回路構成が複雑で集
積度の高いＭＩＳ型半導体装置には適さないという問題
点があった。
比較的回路構成が単純で集積度の低いＭＩｓ型半導体集
積回路装置に用いるためには適しているが、素子の占有
面積や、レイアウト効率の点から、回路構成が複雑で集
積度の高いＭＩＳ型半導体装置には適さないという問題
点があった。
本発明の課題は、ゲート、ソースおよび基板の各端子を
グラウンド電位に固定してドレイン端子の電位を上げた
場合に、ドレイン領域のチャネル側コーナ一部での電界
集中によりブレークダウンの起こることの少ないＭｉｓ
型半導体装置の製造方法を提供することにある。
グラウンド電位に固定してドレイン端子の電位を上げた
場合に、ドレイン領域のチャネル側コーナ一部での電界
集中によりブレークダウンの起こることの少ないＭｉｓ
型半導体装置の製造方法を提供することにある。
〔！！１題を解決するための手段〕
上記の課題の解決のために、本発明は、厚い選択酸化領
域と薄い絶縁膜上のゲート電極をマスクとしての不純物
拡散により、自己整合的にドレイン領域を形成する際に
、選択酸化膜領域の周縁とゲート電極の周縁の交差する
角度をドレイン側で鈍角とするものとする。
域と薄い絶縁膜上のゲート電極をマスクとしての不純物
拡散により、自己整合的にドレイン領域を形成する際に
、選択酸化膜領域の周縁とゲート電極の周縁の交差する
角度をドレイン側で鈍角とするものとする。
選択酸化膜領域の周縁とゲート電極の周縁との交差する
角度をドレイン側で鈍角とすることによって、ドレイン
拡散層領域のチャネル側コーナー部の角度が鈍角となり
、電界集中を防止することができる。これによって、微
細化されたＭＩＳ型半導体装置においても、ドレイン拡
散層領域のチャネル側コーナ一部における電界集中に起
因した耐圧の低下や、信転性の低下を防止することがで
きる。
角度をドレイン側で鈍角とすることによって、ドレイン
拡散層領域のチャネル側コーナー部の角度が鈍角となり
、電界集中を防止することができる。これによって、微
細化されたＭＩＳ型半導体装置においても、ドレイン拡
散層領域のチャネル側コーナ一部における電界集中に起
因した耐圧の低下や、信転性の低下を防止することがで
きる。
第１図（ａ）、（ｂｌは本発明の二つの実施例によるＭ
Ｏ８型ＦＥＴの平面図で、第２図、第３図と共通の部分
には同一の符号が付されている。第１図（ａｌの実施例
ではＬＯＣＯ３法により形成された選択酸化ＩＩ！ｌの
開口部パターン２は大きい方形と小さい方形を方形辺に
４５”をなす斜辺で連結した漏斗形をなしている。ゲー
ト電極３はこの漏斗形の連結部の斜辺上に設けられてい
る。すなわち、ＬＯＣＯ８膜開ロ部パターン２とゲート
電極３の周縁とのドレイン側での交差角θは１３５°と
なる。従って、ＬＯＣＯ３膜ｌとゲート電極３をマスク
としての不純物拡散によって形成されるドレイン領域４
のチャネル側コーナ一部６は１３５°の角度を持ち、第
３回出）に示した従来例の９０”の場合に比して電界集
中が起こりにくい、その結果として、ドレイン耐圧は向
上し、ホットキャリアの発生による＠転性低下も防止す
ることができる。また本実施例によれば、第４図に示し
た同心円状の配置による方法と異なり、素子の占有面積
を増大させたり、レイアウト効率を低下させたりするこ
とがない。
Ｏ８型ＦＥＴの平面図で、第２図、第３図と共通の部分
には同一の符号が付されている。第１図（ａｌの実施例
ではＬＯＣＯ３法により形成された選択酸化ＩＩ！ｌの
開口部パターン２は大きい方形と小さい方形を方形辺に
４５”をなす斜辺で連結した漏斗形をなしている。ゲー
ト電極３はこの漏斗形の連結部の斜辺上に設けられてい
る。すなわち、ＬＯＣＯ８膜開ロ部パターン２とゲート
電極３の周縁とのドレイン側での交差角θは１３５°と
なる。従って、ＬＯＣＯ３膜ｌとゲート電極３をマスク
としての不純物拡散によって形成されるドレイン領域４
のチャネル側コーナ一部６は１３５°の角度を持ち、第
３回出）に示した従来例の９０”の場合に比して電界集
中が起こりにくい、その結果として、ドレイン耐圧は向
上し、ホットキャリアの発生による＠転性低下も防止す
ることができる。また本実施例によれば、第４図に示し
た同心円状の配置による方法と異なり、素子の占有面積
を増大させたり、レイアウト効率を低下させたりするこ
とがない。
第１回出）に示した実施例ではＬＯＧＯ３ＩＩＩの開口
部パターン２は長方形とし、ゲート電極３を（の字状に
４５°ずつ曲げ、開口部パターン２とゲート電極３のド
レイン側周縁との交差角θを１３５６にしたもので、コ
ーナ一部６の電力集中防止については第１図ｉａ）と同
様の効果が得られる。
部パターン２は長方形とし、ゲート電極３を（の字状に
４５°ずつ曲げ、開口部パターン２とゲート電極３のド
レイン側周縁との交差角θを１３５６にしたもので、コ
ーナ一部６の電力集中防止については第１図ｉａ）と同
様の効果が得られる。
本発明は、ドレイン領域を拡散で形成するためのマスク
として用いられる選択酸化膜パターンの周縁部とゲート
電極の周部を鈍角をなして交差するようにすることによ
り、ドレイン拡散層領域のチャネル側コーナ一部も鈍角
にしてその部分での電力集中を防止することができ、耐
圧の低下や信転性の低下が少ないＭｉｓ型半導体装置が
得られた。
として用いられる選択酸化膜パターンの周縁部とゲート
電極の周部を鈍角をなして交差するようにすることによ
り、ドレイン拡散層領域のチャネル側コーナ一部も鈍角
にしてその部分での電力集中を防止することができ、耐
圧の低下や信転性の低下が少ないＭｉｓ型半導体装置が
得られた。
第１図（♂ｌ、（ｂｌは本発明の二つの実施例によるＭ
Ｏ８型ＦＥＴのそれぞれの平面図、第２図は従来０ＭＯ
３型ＦＥＴのドレイン領域のチャネル側コーナ一部にお
ける電界集中のメカニズムを示す図、第３図（５）、山
）はドレイン拡散層の比較的深い場合と浅い場合の従来
のＭＯ３型ＦＥＴのそれぞれの平面図、第４図は従来の
別のＭＯ３型ＦＥＴの平面図である。 １ ： ＬＯＧＯ５選択酸化膜、２ ： ＬＯＣＯ３膜
開口部パターン、３：ゲート電橋、４ニドレイン領域、
５：ソース領域。 第１図 第２図
Ｏ８型ＦＥＴのそれぞれの平面図、第２図は従来０ＭＯ
３型ＦＥＴのドレイン領域のチャネル側コーナ一部にお
ける電界集中のメカニズムを示す図、第３図（５）、山
）はドレイン拡散層の比較的深い場合と浅い場合の従来
のＭＯ３型ＦＥＴのそれぞれの平面図、第４図は従来の
別のＭＯ３型ＦＥＴの平面図である。 １ ： ＬＯＧＯ５選択酸化膜、２ ： ＬＯＣＯ３膜
開口部パターン、３：ゲート電橋、４ニドレイン領域、
５：ソース領域。 第１図 第２図
Claims (1)
- （１）厚い選択酸化領域と薄い絶縁膜上のゲート電極を
マスクとしての不純物拡散により、自己整合的にドレイ
ン領域を形成する際に、選択酸化膜領域の周縁とゲート
電極の周縁の交差する角度をドレイン側で鈍角とするこ
とを特徴とするＭＩＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32433988A JPH02170437A (ja) | 1988-12-22 | 1988-12-22 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32433988A JPH02170437A (ja) | 1988-12-22 | 1988-12-22 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02170437A true JPH02170437A (ja) | 1990-07-02 |
Family
ID=18164679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32433988A Pending JPH02170437A (ja) | 1988-12-22 | 1988-12-22 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02170437A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6246080B1 (en) | 1998-05-14 | 2001-06-12 | Nec Corporation | Semiconductor device having bent gate electrode and process for production thereof |
| JP2002222944A (ja) * | 2001-01-26 | 2002-08-09 | Kitakiyuushiyuu Techno Center:Kk | 半導体素子 |
| WO2012144295A1 (ja) * | 2011-04-20 | 2012-10-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6042867A (ja) * | 1983-08-19 | 1985-03-07 | Toshiba Corp | 半導体装置 |
| JPS6081867A (ja) * | 1983-10-11 | 1985-05-09 | Nec Corp | Ｍｏｓ型電界効果トランジスタ |
| JPH01181468A (ja) * | 1988-01-08 | 1989-07-19 | Toshiba Corp | 半導体装置 |
-
1988
- 1988-12-22 JP JP32433988A patent/JPH02170437A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6042867A (ja) * | 1983-08-19 | 1985-03-07 | Toshiba Corp | 半導体装置 |
| JPS6081867A (ja) * | 1983-10-11 | 1985-05-09 | Nec Corp | Ｍｏｓ型電界効果トランジスタ |
| JPH01181468A (ja) * | 1988-01-08 | 1989-07-19 | Toshiba Corp | 半導体装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6246080B1 (en) | 1998-05-14 | 2001-06-12 | Nec Corporation | Semiconductor device having bent gate electrode and process for production thereof |
| US6387760B2 (en) | 1998-05-14 | 2002-05-14 | Nec Corporation | Method for making semiconductor device having bent gate electrode |
| JP2002222944A (ja) * | 2001-01-26 | 2002-08-09 | Kitakiyuushiyuu Techno Center:Kk | 半導体素子 |
| WO2012144295A1 (ja) * | 2011-04-20 | 2012-10-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5711812B2 (ja) * | 2011-04-20 | 2015-05-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9054103B2 (en) | 2011-04-20 | 2015-06-09 | Renesas Electronics Corporation | Semiconductor device |
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