JPH04132973A - Ｌｓｉ試験用回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＬＳＩの製造時においてＬＳＩの不良品を選
別するための試験プログラムを実行するときに用いるＬ
ＳＩ内に設けられた専用のＬＳＩ試験用回路に関するも
のである。

［従来の技術］ ＬＳＩの製造時における不良品を選別するために完成さ
れたＬＳＩに対して試験プログラムを実行して１期待通
りの動作をするか否かの試験をする必要がある。試験プ
ログラムの内容は、一般にテストデータと呼ばれるパタ
ーンデータをＬＳＩの入力端子に与え、それに対して出
力端子に期待通りの変化が表われることを確認するもの
である。

この試験プログラムによりＬＳＩの構成回路の内向％の
動作が検証されたかを示す数値が故障検出率で表わされ
る。

この故障検出率を高くするためにはテストデータのパタ
ーン数を増やゼばよいが、一般にパターン数には制限（
上限）があるため、少ないパターン数でいかに高い故障
検出率を実現するかが重要課題である。テストデータの
内容としては、従来は、被試験ＬＳＩに対し、実機上で
の動作と同一の動作をシミュレートさせるためのパター
ンを加えるもの、またはランダムな入力データを与える
ものがある。

［発明が解決しようとする課ＩｌＦ 従来のようなテストデータの内容では、多数の２値状態
を記憶する記憶素子およびこれらに信号を与えるデコー
ダにより組まれている順序回路を有するＬＳＩの故障検
出率を上げることは容易ではなく、かつ、高い故障検出
率を得るにはパターン数が増えすぎてしまう問題がある
。

本発明の課題は、テストデータのパターン数が同一であ
る場合にＬＳＩの故障検出率を上げることができ、また
、同一の故障検出率の場合にはテストデータのパターン
数を少なくすることかできるＬＳＩ試験用回路を提供す
ることにある。

［課題を解決するための手段］ 本発明によれば、所定のプログラムが記憶されていると
共に２値状態を記憶するｎ　（ｎ≧２）個の記憶素子お
よびこれらに信号を与えるデコーダを内蔵するＬＳＩが
不良品であるか否かを試験プログラムにより試験するＬ
ＳＩ試験用回路において、前記ＬＳＩの試験用に設けら
れた１個の試験用外部入力端子と、前記ＬＳＩの通常動
作および試験用に共用されるｍ（ｍ＜ｎ）個の共用外部
入力端子と、これらの共用外部入力端子からの入力信号
が入力され、かつ、ｎ個の出力端子を有するデコーダと
、このデコーダからの出力信号および試験用外部入力端
子に入力される入力信号に基いて前記ｎ個の記憶素子を
セット状態またはリセット状態に切り替えるｎ個の切替
回路とを具備することを特徴とするＬＳＩ試験用回路が
得られる。

また１本発明によれば、前記ＬＳＩ試験用回路において
、前記ｎ個の記憶素子がフリップフロップで構成されて
いることを特徴とするＬＳＩ試験用回路が得られる。

また１本発明によれば、前記ＬＳＩ試験用回路において
、前記切替回路は、前記デコーダおよび試験用外部入力
端子からの信号を受けてこれらの論理積信号を前記フリ
ップフロップのセット指示用入力端子に与えるアンド回
路と、このアンド回路からの出力信号の反転信号および
前記試験用外部入力端子からの入力信号を受けてこれら
の論理積信号を前記フリップフロップのリセット指示用
入力端子に与えるアンド回路とを有することを特徴とす
るＬＳＩ試験用回路が得られる。

［実施例］ 次に２本発明の１実施例を図面に基いて詳細に説明する
。

第１図において符号１１〜１ｎは、ＬＳＩに内蔵された
ｎ個のフリップフロップを示している。

これらのフリップフロップ１１〜１ｎより少ない数ｍの
共用外部入力端子２□〜２１が前記ＬＳＩに設けられて
いる。これらの共用外部入力端子２１〜２　は、ＬＳＩ
の通常動作および試験用に共用される。これらの共用外
部入力端子２）〜２゜はデコーダ３の入力端子に接続さ
れている。このデコーダ３は、ｎ　（ｎ＞ｍ）個の出力
端子を有している。また、ＬＳＩには、１個の試験用外
部入力端子４が設けられている。

前記デコーダ３の出力端子および試験用外部入力端子４
は切替回路５１〜５ｎに接続されている。

これらのｎ個の切替回路５、〜５ｎは、それぞれｎ個の
フリップフロップ１１〜１ｎをセット状態またはリセッ
ト状態に切り替えるものである。

前記切替回路５、〜５ｎは、２つのアンド回路５ａ、５
ｂを有している。前記アンド回路５ａはそれぞれ前記デ
コーダ３からの出力信号および試験用外部入力端子４か
らの入力信号を受けてこれらの２つの信号の論理積信号
をフリップフロップ１１〜１ｏのセット指定用入力端子
ＭＳに与える。

また、前記アンド回路５ｂは、前記アンド回路５ａから
の出力信号の反転信号および試験用外部入力端子４から
の入力信号を受けてこれらの２つの信号の論理積信号を
フリップフロップ１１〜１ｎのリセット指示用入力端子
ＭＲに与える。

前記切替回路５□〜５．は、試験用外部入力端子４から
の入力信号の論理値が「１」である時間にのみ共用外部
入力端子２）〜２゜からの入力信号を受けたデコーダ３
の出力信号の論理値と同じにフリップフロップ１１〜１
ｎの論理値を切り替えることができる。したがって、前
記フリップフロップ１１〜１ｎおよびデコーダ３により
組まれている順序回路を動作させるのに必要なテストデ
９　（））　ハ９−ン数のうち、フリップフロップ１１
〜１ｏを２回以上切り替えるパターン数は試験のために
は不要であるから省略することができる。

［発明の効果］ 本発明は、ＬＳＩに内蔵されている２値状態を記憶する
記憶素子たとえばフリップフロップを。

ＬＳＩに記憶されているプログラムと無関係に試験の時
に直接に制御することができるがら、テストデータのパ
ターン数が同一である場合にＬＳＩの故障検出率を上げ
ることができ、また、同一の故障検出率の場合にはテス
トデータのパターン数を少なくすることができる。

【図面の簡単な説明】

第１図は本発明の１実施例を示すブロック図である。 １１〜１ｎ・・・フリップフロップ。 つ　〜３　・・・共用外部入力端子、３・・・デコーダ
。 ”−１ｎ ４・・外部入力端子、５、〜５ｏ・・・切替回路。

Claims (3)

【特許請求の範囲】
1. （１）所定のプログラムが記憶されていると共に２値状
   態を記憶するｎ（ｎ≧２）個の記憶素子およびこれらに
   信号を与えるデコーダを内蔵するＬＳＩが不良品である
   か否かを試験プログラムにより試験するＬＳＩ試験用回
   路において、 前記ＬＳＩの試験用に設けられた１個の試験用外部入力
   端子と、前記ＬＳＩの通常動作および試験用に共用され
   るｍ（ｍ＜ｎ）個の共用外部入力端子と、これらの共用
   外部入力端子からの入力信号が入力され、かつ、ｎ個の
   出力端子を有するデコーダと、このデコーダからの出力
   信号および試験用外部入力端子に入力される入力信号に
   基いて前記ｎ個の記憶素子をセット状態またはリセット
   状態に切り替えるｎ個の切替回路とを具備することを特
   徴とするＬＳＩ試験用回路。
2. （２）特許請求の範囲第１項記載のＬＳＩ試験用回路に
   おいて、前記ｎ個の記憶素子がフリップフロップで構成
   されていることを特徴とするＬＳＩ試験用回路。
3. （３）特許請求の範囲第２項記載のＬＳＩ試験用回路に
   おいて、前記切替回路は、前記デコーダおよび試験用外
   部入力端子からの信号を受けてこれらの論理積信号を前
   記フリップフロップのセット指示用入力端子に与えるア
   ンド回路と、このアンド回路からの出力信号の反転信号
   および前記試験用外部入力端子からの入力信号を受けて
   これらの論理積信号を前記フリップフロップのリセット
   指示用入力端子に与えるアンド回路とを有することを特
   徴とするＬＳＩ試験用回路。