JPH0413299A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0413299A JPH0413299A JP2116244A JP11624490A JPH0413299A JP H0413299 A JPH0413299 A JP H0413299A JP 2116244 A JP2116244 A JP 2116244A JP 11624490 A JP11624490 A JP 11624490A JP H0413299 A JPH0413299 A JP H0413299A
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- Japan
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- memory cell
- spare memory
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- spare
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 230000002950 deficient Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は記憶容量の大きな半導体記憶装置に関するもの
である。
である。
従来の技術
近年、記憶容量の大きな半導体記憶装置が求められるよ
うになり、半導体記憶装置のチップサイズが大きくなっ
てきた。
うになり、半導体記憶装置のチップサイズが大きくなっ
てきた。
以下、従来の半導体記憶装置について説明する。
第２図（ａ’＋〜（Ｃ）は従来の半導体記憶装置のブロ
ック図である。第２図（ａ）において、１はメモリセル
ブロックである。一般に記憶容量の大きな半導体記憶装
置を作るときは、メモリセル数の増加による動作速度の
低下と消費電流の増加を防止するために、第２図（ａ）
のように半導体記憶装置を複数個のメモリセルブロック
に分割している。第２図（ａ）の例では８分割されてい
る。第２図（ｂ）は分割された各々のメモリセルブロッ
クｌの拡大図であり、２はメモリセルアレイ、３は列デ
コーダ、４は行デコーダ、５はセンスアンプである。メ
モリセルアレイ２、行デコーダ４、センスアンプ５はさ
らにＩ／’Ｏごとに複数のブロックに分割されており、
第２図の例では８分割されている。第２図（Ｃ）は一つ
のＩｌｏの拡大図であり、４は行デコーダ、５はセンス
アンプ、６はメモリセル行、７はスペアメモリセル行で
あり、一つのＩｌｏのメモリセルアレイは複数のメモリ
セル行６と、１本のスペアメモリセル行７から構成され
、第２図（Ｃ）の例では１６本のメモリセル行と１本の
スペアメモリセル行から構成されている。従って、第２
図（ａ）〜（Ｃ）かられかるように、半導体記憶装置全
体では、１０２４本のメモリセル行と６４本のスペアメ
モリセル行が配置されていることになる。
ック図である。第２図（ａ）において、１はメモリセル
ブロックである。一般に記憶容量の大きな半導体記憶装
置を作るときは、メモリセル数の増加による動作速度の
低下と消費電流の増加を防止するために、第２図（ａ）
のように半導体記憶装置を複数個のメモリセルブロック
に分割している。第２図（ａ）の例では８分割されてい
る。第２図（ｂ）は分割された各々のメモリセルブロッ
クｌの拡大図であり、２はメモリセルアレイ、３は列デ
コーダ、４は行デコーダ、５はセンスアンプである。メ
モリセルアレイ２、行デコーダ４、センスアンプ５はさ
らにＩ／’Ｏごとに複数のブロックに分割されており、
第２図の例では８分割されている。第２図（Ｃ）は一つ
のＩｌｏの拡大図であり、４は行デコーダ、５はセンス
アンプ、６はメモリセル行、７はスペアメモリセル行で
あり、一つのＩｌｏのメモリセルアレイは複数のメモリ
セル行６と、１本のスペアメモリセル行７から構成され
、第２図（Ｃ）の例では１６本のメモリセル行と１本の
スペアメモリセル行から構成されている。従って、第２
図（ａ）〜（Ｃ）かられかるように、半導体記憶装置全
体では、１０２４本のメモリセル行と６４本のスペアメ
モリセル行が配置されていることになる。
以下のように構成された従来の半導体記憶装置について
その動作を説明する。
その動作を説明する。
半導体記憶装置に不良メモリセルが存在し、その不良メ
モリセル行が選択されたとき、行デコーダ４は不良メモ
リセルが含まれる不良メモリセル行を選択せず、その同
一１１０内のスペアメモリセル行７を選択することによ
り半導体記憶装置を救済する。
モリセル行が選択されたとき、行デコーダ４は不良メモ
リセルが含まれる不良メモリセル行を選択せず、その同
一１１０内のスペアメモリセル行７を選択することによ
り半導体記憶装置を救済する。
発明が解決しようとする課題
しかしながら、上記従来の構成では、半導体記憶装置の
メモリセルアレイ全体に占めるスペアメモリセル行の割
合が大きいため（第２図の例では約６．３％）、半導体
記憶装置の記憶容量が大きくなるにつれて、スペアメモ
リセル行によるチ・ツブサイズの増加を無視することが
できな（なるという問題があった。また、上記従来の構
成では、１つのＩ ′Ｏ内で２本のメモリセル行が不
良になった七きは救済することはできす、それを救済す
るためにはさらに多くのスペアメモリセル行が必要とな
り、チップサイズも大きくなってしまう問題かあった。
メモリセルアレイ全体に占めるスペアメモリセル行の割
合が大きいため（第２図の例では約６．３％）、半導体
記憶装置の記憶容量が大きくなるにつれて、スペアメモ
リセル行によるチ・ツブサイズの増加を無視することが
できな（なるという問題があった。また、上記従来の構
成では、１つのＩ ′Ｏ内で２本のメモリセル行が不
良になった七きは救済することはできす、それを救済す
るためにはさらに多くのスペアメモリセル行が必要とな
り、チップサイズも大きくなってしまう問題かあった。
本発明は上記従来の問題点を解決するもので、スペアメ
モリセル行によるチップサイズの増加が少ない半導体記
憶装置を提供することを目的とす机 課題を解決するための手段 この目的を達成するために、本発明の半導体記憶装置は
、各ブロックの各１／Ｏごとにスペアメモリセル行を持
たず、半導体記憶装置全体で複数本のスペアメモリセル
行とスペアメモリセル行専用の列デコーダ、行デコーダ
、センスアンプとを設ける構成を有している。
モリセル行によるチップサイズの増加が少ない半導体記
憶装置を提供することを目的とす机 課題を解決するための手段 この目的を達成するために、本発明の半導体記憶装置は
、各ブロックの各１／Ｏごとにスペアメモリセル行を持
たず、半導体記憶装置全体で複数本のスペアメモリセル
行とスペアメモリセル行専用の列デコーダ、行デコーダ
、センスアンプとを設ける構成を有している。
作用
この構成によって、各ブロックの各１１０にスペアメモ
リ行を設けることによるチップサイズの増加を抑え、ス
ペアメモリセル行を設けることによるチップサイズの増
加を最小限に抑えることができる。
リ行を設けることによるチップサイズの増加を抑え、ス
ペアメモリセル行を設けることによるチップサイズの増
加を最小限に抑えることができる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例における半導
体記憶装置のブロック図である。第１図（ａ）において
、１はメモリセルブロック、８はスペアメモリセルブロ
ックである。半導体記憶装置は従来の構成と同様な複数
個のメモリセルブロック１とスペアメモリセルブロック
８に分割されている。第１図（ａ）の例では８個のメモ
リセルブロックと１個のスペアメモリセルブロックに分
割されている。第１図（ｂ）は分割された各々のメモリ
セルブロック１の拡大図であり、２はメモリセル行イ、
３は列デコーダ、４は行デコーダ、５はセンスアンプで
あり、これは従来の構成と同一である。メモリセルアレ
イ２、行デコーダ４、センスアンプ５は従来の構成と同
様にさらにＩｌｏごとに複数のブロックに分割されてお
り、第１図の例では８分割されている。第１図（Ｃ）は
一つのＩ 、／’ Ｏの拡大図であり、４は行デコーダ
、５はセンスアンプ、６はメモリセル行であり、一つの
ｌ、Ｏのメモリセルアレイは従来の構成と異なり、複数
のメモリセル行６のみから構成され、スペアメモリセル
行は含まれていない。第１図（Ｃ）の例では１６本のメ
モリセル行から構成されている。第１図（ｄ）はスペア
メモリセルブロック８の拡大図であり、７はスペアメモ
リセル行、９はスペアメモリセル用列デコーダ、１０は
スペアメモリセル用行デコーダ、１１はスペアメモリセ
ル用センスアンプである。スペアメモリセルアレイは複
数のスペアメモリセル行７から構成され、第１図の例で
は１６本のスペアメモリセル行から構成されている。従
って、第１図の半導体記憶装置全体では、１０２４本の
メモリセル行と１６本のスペアメモリセル行が配置され
ていることになる。従って、メモリセルアレイ全体に占
めるスペアメモリセル行の割合を従来の構成と比較して
小さ（することができる（第１図の例では約１．５％）
。
体記憶装置のブロック図である。第１図（ａ）において
、１はメモリセルブロック、８はスペアメモリセルブロ
ックである。半導体記憶装置は従来の構成と同様な複数
個のメモリセルブロック１とスペアメモリセルブロック
８に分割されている。第１図（ａ）の例では８個のメモ
リセルブロックと１個のスペアメモリセルブロックに分
割されている。第１図（ｂ）は分割された各々のメモリ
セルブロック１の拡大図であり、２はメモリセル行イ、
３は列デコーダ、４は行デコーダ、５はセンスアンプで
あり、これは従来の構成と同一である。メモリセルアレ
イ２、行デコーダ４、センスアンプ５は従来の構成と同
様にさらにＩｌｏごとに複数のブロックに分割されてお
り、第１図の例では８分割されている。第１図（Ｃ）は
一つのＩ 、／’ Ｏの拡大図であり、４は行デコーダ
、５はセンスアンプ、６はメモリセル行であり、一つの
ｌ、Ｏのメモリセルアレイは従来の構成と異なり、複数
のメモリセル行６のみから構成され、スペアメモリセル
行は含まれていない。第１図（Ｃ）の例では１６本のメ
モリセル行から構成されている。第１図（ｄ）はスペア
メモリセルブロック８の拡大図であり、７はスペアメモ
リセル行、９はスペアメモリセル用列デコーダ、１０は
スペアメモリセル用行デコーダ、１１はスペアメモリセ
ル用センスアンプである。スペアメモリセルアレイは複
数のスペアメモリセル行７から構成され、第１図の例で
は１６本のスペアメモリセル行から構成されている。従
って、第１図の半導体記憶装置全体では、１０２４本の
メモリセル行と１６本のスペアメモリセル行が配置され
ていることになる。従って、メモリセルアレイ全体に占
めるスペアメモリセル行の割合を従来の構成と比較して
小さ（することができる（第１図の例では約１．５％）
。
以上のように構成された本実施例の半導体記憶装置につ
いてその動作を説明する。
いてその動作を説明する。
半導体記憶装置に不良メモリセル行が存在し、その不良
メモリセル行が選択されたとき、従来の半導体記憶装置
では行デコーダ４は不良メモリセルを含む不良メモリセ
ル行を選択することはなかったが、本実施例の半導体記
憶装置では、通常通り不良メモリセル行を選択すると同
時に、スペアメモリセルブロック８内のスペアメモリセ
ル行７も選択する。すなわち、不良メモリセル行きスペ
アメモリセル行の２本のメモリセル行が同時に選択され
ていることになる。しかし、本実施例の半導体記憶装置
では、その不良メモリセル行のデコーダを無視して、ス
ペアメモリセルブロック８内のスペアメモリセル行７の
データと差し替えることにより、不良メモリセルを切り
離し、半導体記憶装置を救済する。また、スペアメモリ
セル行は全部で１６本あり、同−Ｉ１０内であれば２本
以上のメモリセル行が不良になっても救済することがで
きる。
メモリセル行が選択されたとき、従来の半導体記憶装置
では行デコーダ４は不良メモリセルを含む不良メモリセ
ル行を選択することはなかったが、本実施例の半導体記
憶装置では、通常通り不良メモリセル行を選択すると同
時に、スペアメモリセルブロック８内のスペアメモリセ
ル行７も選択する。すなわち、不良メモリセル行きスペ
アメモリセル行の２本のメモリセル行が同時に選択され
ていることになる。しかし、本実施例の半導体記憶装置
では、その不良メモリセル行のデコーダを無視して、ス
ペアメモリセルブロック８内のスペアメモリセル行７の
データと差し替えることにより、不良メモリセルを切り
離し、半導体記憶装置を救済する。また、スペアメモリ
セル行は全部で１６本あり、同−Ｉ１０内であれば２本
以上のメモリセル行が不良になっても救済することがで
きる。
以上のように本実施例によれば、各ブロックの各Ｉ７′
０ごとにスペアメモリセル行を設けず、半導体記憶装置
全体で複数本のスペアメモリセル行とスペアメモリセル
行専用の列デコーダ、行デコーダ、センスアンプとを持
つスペアメモリセルブロックを設けることにより、スペ
アメモリセル行によるチップサイズの増加が少なく、１
つの１”０内で２本以上のメモリセル行が不良になった
ときにも救済することができる半導体記憶装置を実現す
ることができる。
０ごとにスペアメモリセル行を設けず、半導体記憶装置
全体で複数本のスペアメモリセル行とスペアメモリセル
行専用の列デコーダ、行デコーダ、センスアンプとを持
つスペアメモリセルブロックを設けることにより、スペ
アメモリセル行によるチップサイズの増加が少なく、１
つの１”０内で２本以上のメモリセル行が不良になった
ときにも救済することができる半導体記憶装置を実現す
ることができる。
発明の効果
本発明は、各ブロックの各Ｉ／Ｏごとにスペアメモリセ
ル行を設けず、半導体記憶装置全体で複数本のスペアメ
モリセル行とスペアメモリセル行専用の列デコーダ、行
デコーダ、センスアンプとを持つアペアメモリセルブロ
ックを設けることにより、スペアメモリセル行によるチ
ップサイズの増加が少ない優れた半導体記憶装置を実現
できるものである。
ル行を設けず、半導体記憶装置全体で複数本のスペアメ
モリセル行とスペアメモリセル行専用の列デコーダ、行
デコーダ、センスアンプとを持つアペアメモリセルブロ
ックを設けることにより、スペアメモリセル行によるチ
ップサイズの増加が少ない優れた半導体記憶装置を実現
できるものである。
第１図は本発明の一実施例における半導体記憶装置のブ
ロック図、第２図は従来の半導体記憶装置のブロック図
である。 １・・・・・・メモリセルブロック、２・・・・・・メ
モリセルアレイ、３・・・・・・列デコーダ、４・・・
・・・行デコーダ、５・・・・・・センスアンプ、６・
・・・・・メモリセル行、７・・・・・・スペアメモリ
セル行、８・・・・・・スペアメモリセルブロック、９
・・・・・・スペアメモリセル用列デコーダ、１０・・
・・・・スペアメモリセル用行デコーダ、１１・・・・
・・スペアメモリセル用センスアンプ。 代理人の氏名 弁理士 粟野重孝 はが１名第１図
ロック図、第２図は従来の半導体記憶装置のブロック図
である。 １・・・・・・メモリセルブロック、２・・・・・・メ
モリセルアレイ、３・・・・・・列デコーダ、４・・・
・・・行デコーダ、５・・・・・・センスアンプ、６・
・・・・・メモリセル行、７・・・・・・スペアメモリ
セル行、８・・・・・・スペアメモリセルブロック、９
・・・・・・スペアメモリセル用列デコーダ、１０・・
・・・・スペアメモリセル用行デコーダ、１１・・・・
・・スペアメモリセル用センスアンプ。 代理人の氏名 弁理士 粟野重孝 はが１名第１図
Claims (1)
- 半導体記憶装置の各ブロックの各Ｉ／Ｏごとにスペアメ
モリセル行を持たず、半導体記憶装置全体で、複数本の
スペアメモリセル行と、スペアメモリセル行専用の列デ
コーダ、行デコーダ、センスアンプとを持つスペアメモ
リセルブロックを設けたことを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2116244A JPH0413299A (ja) | 1990-05-02 | 1990-05-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2116244A JPH0413299A (ja) | 1990-05-02 | 1990-05-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0413299A true JPH0413299A (ja) | 1992-01-17 |
Family
ID=14682356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2116244A Pending JPH0413299A (ja) | 1990-05-02 | 1990-05-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0413299A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6324871B1 (en) | 1996-08-13 | 2001-12-04 | Sumitomo Electric Industries, Ltd. | Process for producing optical fiber preform |
-
1990
- 1990-05-02 JP JP2116244A patent/JPH0413299A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6324871B1 (en) | 1996-08-13 | 2001-12-04 | Sumitomo Electric Industries, Ltd. | Process for producing optical fiber preform |
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