JPS6063651A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は記憶セルアレーを多重化し、記憶セルアレー内
に発生したエラーを補償する記憶装置に関する。

〔従来技術〕

半導体集積回路の分野においては、微細化による高集積
化が著しい進展をみせている。半導体記憶装置は微１Ｉ
ｌｌ化が進むにつれ、エラーピッ１−の原因となる微小
欠陥の発生確率が高まり、素子製造歩留りの低下や装置
の信頼性の低下といった問題が著しくなる。

従来、このような欠陥（エラービット）を含む記憶素子
や記憶セルアレーを多重化し、エラービシ１−を補償す
る次のような種々の手法が知られている。

（１）互いにエラービットのアドレスが異なる記憶素子
を複数個集め、各記憶素子に同一情報を書込み、読出さ
れたデータのうちから正しいものを抽出して出力するこ
とにより、不良素子の有効利用をはかる方法。

（２）正常に動作する複数個の記憶素子に同一情報を蓄
え、各記憶素子の同一アドレスに蓄えた情報が同時にエ
ラービットとなる確率は低いことを利用して、記１α装
置の信頼性を上げる方法。

（３）−記憶素子内に、同一情報を蓄える複数個の記憶
セルアレーと、各記憶セルアレーの出力を入力とし正し
い情報のみを抽出する論理回路とをもち、製造中に生じ
た欠陥によって各記憶セルアレーの同一アドレスに蓄え
た情報が同時にエラービットになる確率の低いことを利
用して、記憶素子の歩留りを向上させる方法。

第１図は従来の多重化により、エラービットを補償する
記憶装置を示す。第１図の記憶装置は、２重化されたＮ
ＸＮビットの記憶セルアレー１．２と、各記憶セルアレ
ー内の記憶セルを選択するＮピッ１−のロウデコーダ回
路（ワードドライバを含む）３．４およびＭビットのコ
ラムデコーダ回路（センスアンプを含む）５．６と、記
憶セルアレー１．２の出力を入力とし正しい情報のみを
出力する論理回路７とからなる。外部からのアドレスは
アドレス入力端子８に与えられ、出力端子９から記憶装
置出力が出力される。ここで、ロウデコーダ回路３．４
中に付記したロウアドレスの順序と、コラムデコーダ回
路５．６中に付記したコラムアドレスの順序は、２重化
された記憶セルアレー間で同一になっている。アドレス
入力端子８にアトＩノスが与えられると、ロウデコーダ
回路３．４とコラムデコーダ回路５．６によって、同一
のアドレス、これは２つの記憶セルアレー上の位置の記
憶セルが選択され、それぞれコラムデコーダ回路５．６
を介して論理回路７に読み出される。

論理回路７は２つの記憶セルアレーから読み出された情
報から正しい情報を出力する。正しい情報の出力手法に
は種々の手法がある。例えば、欠陥記憶セルが予めわか
っていれば、その記憶セルのアドレス詮連想メモリ等に
登録しておき、これによって、欠陥のない記憶セルの記
憶セルアレーからの出力を選択して出力する。また欠陥
が”　ｏ　”固定となるような特性の記憶セルアレーで
あれば、２つの記憶セルアレー出力を単に論理和して出
力することにより正しい情報として出力することができ
る。

一方記憶セルアレー上に発生する欠陥についてみると、
欠陥の多くはワード線やビット線の短絡、断線といった
局所的な欠陥である。これらの欠陥によってワード線、
ビット線沿いのビットはエラーとなるが、デコーダ回路
に近い部分（近端部）と遠い部分（遠端部）ではエラー
ビットとなる確率が異なる。例えば断線の場合、断線個
所より遠端部のピノ１−はエラーとなるが、近端部は正
常に動作する。断線個所がアレー全面にわたってランダ
ムに存在するとしても、断線個所より遠端部のビットは
エラーとなるので、遠端部はどエラービットとなる確率
が多くなる。また短絡の場合にも、配線抵抗が大きけれ
ば近端部は正常に動作する場合が多い。また断線や短絡
がなくとも、遠端部は配線時定数の影響を受けて信号波
形が鈍りゃすく、わずかなノイズやタイミングずれによ
ってもエラーを生じる。このようにデコーダ回路と記憶
セルアレーの接続位置関係に依存して、エラービットの
発生しやすい記憶セルが遠端部に偏在する傾向にあるこ
とになる。

第１図の斜線部１ｏ、１１はそれぞれビット線、ワード
線沿いのエラービットの発生しゃすい記憶セルの領域を
模擬的に示したもの、１２は記憶装置の出力として得ら
れる等価的な記憶セルアレーである。図から明らかなよ
うに、同一構成の記憶セルアレーおよびデコーダ回路を
用いて２重化した場合には、エラービットの偏在する領
域が重復し、特定のアドレスに蓄えた情報のエラーとな
る確率が高まる。従って記憶セルアレーの２重化によっ
て生じる歩留りの向上、信頼性の向上といった効果が充
分には発揮されなくなる問題がある。

〔発明の目的〕

本発明の目的は記憶セルアレーの多重化によってエラー
ビットを補償する記憶装置におけるエラ−確率をさらに
低下させることにある。

〔発明の概要〕

本発明は、外部から与えられるアドレスに対して、各記
憶セルアレー上の選択される記憶セル位置を異ならしめ
ることによって、エラービットの偏在する領域が重復し
ないようにする。

〔発明の実施例〕

以下本発明の実施例を図面を参照して説明する。

第２図は本発明の一実施例を示す。第２図の記憶装置は
、２重化された記憶セルアレーをもつ記憶装置であり、
２個のＮＸＮビットの記憶セルアレー２］−２２と、各
記憶セルアレーの記憶セルを選択するＮビットのロウデ
コーダ回路（ワードドライバを含む）２３．２４および
Ｍピッ１−のコラムデコーダ回路（センスアンプを含む
）２５．２６と、記憶セルアレー２１．２２の出力を入
力とし正しい情報のみを出力する論理回路２７とからな
る。外部からのアドレスはアドレス入力端子２８に与え
られ、記憶装置出力は出力端子２９から出力される。３
０．３１で示す斜線部は、それぞれピッ１−線、ワード
線沿いのエラーピットの発生しやすい領域を模擬的に示
したもの、３２は記憶装置の出力として得られる等価的
な記憶セルアレーである。またロウデコーダ回路及びコ
ラムデコーダ回路内の番号はそれぞれロウアドレスとコ
ラムアドレスであり、記憶セルアレー内の行列要素は各
記憶セルのアドレスを表わしている。

本実施例の特徴は、　ロウデコーダ回路２３゜２４の出
力であるワード線のアドレス順序付け、およびコラムデ
コーダ回路２５．２６の入力であるピッ］〜線のアドレ
ス順序付けが、２重化された記憶セルアレー２１．２２
の間で逆になるように構成されていることである。これ
により記憶セルアレー２１．２２内の同一アドレスの記
憶セルのデコーダに対する位置は、各記憶セルアレー間
で異なっている。

前述したようにピッ１〜線、ワード線沿いエラーピット
はデコーダ回路からみて遠端部３０．３１に偏在化する
が、偏在する領域の記憶セルは２重化された記憶セルア
レー間で概ね異ったアドレスをもっことになる。即ち、
一方の記憶セルアレーでエラーの起りやすい領域にある
アドレスは他方の記憶セルアレーでは起りにくい領域に
存在する。

例えばアドレスとして”ＬＭ”が与えられたとすると、
第１図の従来例ではアドレス’′ＩＭ”の記憶セルの位
置は両アレー１Ｏ１１１共に同じ図面右上のエラー確率
の高い領域にあるのに対し、第２図の本発明の実施例に
よれば、記憶セルアレー２１ではアドレス”ＩＭ”の記
憶セルの位置は図面右上のエラー確率の高い領域にある
が、記憶セルアレー２２ではアドレス″ＩＭ″′の記憶
セルの位置は図面左下のエラー確率の低い領域にある。

このようにアドレス順序付けを２組のデコーダ間で変え
ることによって、２重化後の等価的な記憶セルアレー３
２１ではエラーピットの発生し易い領域を従来に比べ格
段に小さくすることができる。

また記憶セルアレーを３重化すれば、エラーピットの偏
在領域の重復を完全に無くすことができる。第３図は３
重化された記憶セルアレーの実施例で、第２図の実施例
にさらに第３の記憶セルアレー３３、ロウデコーダ回路
３４およびコラムデコーダ回路３５を付加したものであ
る。ロウデコーダ回路３４およびコラムデコーダ回路３
５のアドレス順序イ」けは、他のロウデコーダ回路２３
．２４及び他のコラムデコーダ回路２５．２６のアドレ
ス順序（、Ｊけと異なるように構成する。従ってエラー
ピットの偏在する領域の記憶セルのアドレスは概ね、記
憶セルアレー期で互いに異るアドレスとなり、　３東化
後の等価的な記憶セルアレー３６」二では、エラーピッ
トの発生し易い領域を重ならないようにすることができ
る。

以上はロウデコーダ回路及びコラムデコーダ回路を変え
ることによって、同一アドレスをもち同一情報を蓄えた
記憶セル位置を各記憶セルアレー毎に変えた１易合であ
る。

第４図は同一情報を別のアドレスをもつ記憶セルに菩え
る方法を説明する。４１．４２はＮＸＭピッ１〜の２重
化された記憶セルアレー、　４３．４４は同一のＮビッ
トのロウデコーダ回路、４５．４６は同一のＮビットの
コラムデコーダ回路。

４７は記憶セルアレー４１．４２の出力を入力とし、正
しい情報のみを出力する論理回路、４８はアドレス入力
端子、４９は記憶装置の出力端子である。本実施例では
各デコーダ回路および、記憶セルアレーとデコーダ回路
との接続関係は両記憶セルアレーで全く同じである。従
って同一アドレスをもつ記憶セルとデコーダ回路との相
対位置も、第１図に示した従来例と同様面記憶セルアレ
ーで同一である。本実施例の特徴は、一方のデコーダ回
路の入力アドレス信号を変換回路５０を用いて変更する
ことにある。第４図のように変換回路として反転回路を
用いると、記憶セルアレー４１のアドレス（ｘ、ｙ）に
蓄えられる情報は記憶セルアレー４２では（ｘｙｙ）に
菩えられることになる。アドレス（Ｘ、Ｙ）の記憶セル
とアドレス（Ｙ、■）の記憶セルは、デコーダ回路に対
してそれぞれ遠い位置と近い位置になるため、両記憶セ
ルが同時にエラーピットの偏在領域にある確率はきわめ
て小さくなる。５１は２重化後の等測的な記憶セルアレ
ーで、第２図の実施例と同様にエラーピットの偏在領域
の重複を従来に比べ格段に小さくすることができる。な
お本稿或は前述した３重化への拡張も容易である。

以上の説明では記憶セルアレー内のアドレス順序は連続
であった。一方記憶セルアレーをＭ数個のザブ記憶セル
アレーに分割し、各サブ記憶セルアレーをｆＦ意に配列
した記憶セルアレーに対しては、本発明はより効果的に
作用する。第５図は記憶セルアレーを１６個のサブ記憶
セルアレーに分割した実施例である。記憶セルアレー６
０と６１のサブ記憶セルアレーの配置を図のように変え
ることによって、斜線部で示したエラー偏在領域が２重
化後の等ｎｌ１ｉ的な記憶セルアレー６２上で１重１１
　ｔ、ない３１二うにすることができる。

これら実施例によれば、各記憶セルアレー内に蓄えられ
た同一情報がともにエラーとなる確率を大幅に減らすこ
とができ、さらに次のごとき効果を得ることができる。

（］）同同一半導体チップに多重化された記憶セルアレ
ーかもち、微小欠陥に原因したエラーピットを補償して
製造歩留りを確保する方法では、より一層の歩留り向上
がはかれる。

（２）被数の不良記憶素子を用い、記憶セルアレーの良
品部分を結合して１記憶素子の機能をもたせ、不良素子
の有効利用をはかる場合には１本発明のうち特に第４図
に示す方法により、より一層の有効利用がはかれる。

（３）記憶装置の高信頼化のために記憶素子または記憶
セルアレーを多重化し、エラーの発生を補償する方法に
おいては、本発明により同一情報が同時に誤る率が低く
なり、より一層の高信頼化を達成できる。

以上の説明ではエラーは遠端部に偏在するとしたが、そ
れに限ることはなく、エラーの偏在領域がどこにあって
も本発明を適用した多重化された記憶装置を構成できる
ことは明らかである。また複数個の記憶セルアレーをも
てば、それらが同−半瀉体チツブ上にあろうと、個別の
記憶素子に分かれてあろうと、本発明の効果は同じであ
る。

〔発明の効果〕

本発明によれば、各記憶セルアレー内に頻繁に発明する
偏在化したエラーピットに対し、エラーピットの発生し
やすい領域に同一情報を蓄えないようにすることができ
、これによって各記憶セルアレー内に蓄えられた同一情
報がともにエラーとなる確率を大幅に減らすことができ
る。

【図面の簡単な説明】

第１図は従来例を示すブロック図、第２図乃至第５図は
本発明の一実施例を示すブロック図である。 ２１．２２，３３，４１，４２，６０．６１・・記憶セ
ルアレー、２３，２４，３４，４３゜４４・・・ロウデ
コーダ回路、２５，２６，３５゜４５．４５・コラムデ
コーダ回路、２７゜４７・・論理回路。 第３図 第５図 ６０

Claims (3)

【特許請求の範囲】
1. （１）互いに同一情報を蓄える複数の記憶セルアレーと
   、該各記憶セルアレーに対応して設けられ、外部から与
   えられるアドレスに応じて上記記憶セルアレー内の記憶
   セルを選択するデコーダ回路と、および上記複数の記憶
   セルアレーから読み出された情報から正しい情報を出力
   する論理回路を備え、外部から与えられるアドレスに対
   して、上記各記憶セルアレー」二の選択される記憶セル
   位置を異ならしめることを特徴とする記憶装置。
2. （２）上記各デコーダ回路を、与えられるアドレスに対
   して、各記憶セルアレー間で異なる記憶セルを選択する
   よう構成することを特徴とする特許請求の範囲第１項記
   載の記憶装置。
3. （３）上記複数の記憶セルアレー上の各記憶セルのアド
   レス化は各アレー間で同一であって、上記外部から与え
   られるアドレスを各デコーダ回路に変換して与えること
   によって、上記各アレー上の選択される記憶セル位置を
   異ならしめることを特徴とする特許請求の範囲第１項記
   載の記憶装置。