JPH04134868A - 絶緑ゲート型電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、ＭＯＳ）ランジスタ等の絶縁ゲート型電界効
果トランジスタに関するものである。

〈従来の技術〉 第５図に従来のＭＯ５１−ランジスタの構造を示す。

図に於いて、１はＳｉ基板、２は素子分離用ロコス膜（
ＬＯＣＯ５法によって形成されたフィールド酸化膜）、
３．８はソース、ドレイン領域、４はゲート酸化膜、５
はゲート電極、６は層間絶縁換、７，７はソース、ドレ
イン電極（配線層）である。

ソース、ドレイン領域８．３は、ゲート電極５をマスク
とするイオン注入、熱処理によって形成されておシ、ま
た、ソース、ドレイン領域の表面は平坦面となっている
。

〈発明が解決しようとする課題〉 ＭＯＳ）ランジスタを用いた半導体メモリ等においては
、高集積化に伴って微細化が進んでいる。

それに従って、ＰＮ接合の接合周辺長は増大し、例えば
、１６ＭビットＤＲＡＭでは８０〜４０ｍにも達する。

ＰＮ接合の周辺部分のロコス膜−５ｉ基板界面では、ロ
コス膜の応力を受けてエネルギー準位が発生し、接合リ
ークを発生させる要因となり、接合周辺長の長いメモリ
では、このす−ク電流が、電荷保持特性を劣化させる大
きな要因となっている。

本発明は上記の点に鑑みてなされたものであり、ロコス
膜の応力を緩和し、接合リーク電流の少ない絶縁ゲート
型電界効果トランジスタを提供することを目的とするも
のである。

〈課題を解決するための手段〉 本発明の絶縁ゲート型電界効果トランジヌタは、半導体
基板に形成されたソース、ドレイン領域と、該ソース、
ドレイン領域間のチャネル形成領域上に絶縁膜を介して
設けられるゲート電極とを有する絶縁ゲート型電界効果
トランジスタに於いて、上記半導体基板に設けられた所
定深さの凹部と、該凹部の表面よりの不純物導入によっ
て形成された上記ソース、ドレイン領域とを有すること
を特徴とするものである。

く作　用〉 上記凹部を形成することによシ、ロコス膜の応力による
歪みを緩和し、リーク電流を発生させるエネルギー準位
を低減させることによ−て、接合リーク電流を減少させ
る。

〈実施例〉 以下、実施例に基づいて本発明の詳細な説明する。

第１図は、本発明の一実施例であるＭＯＳ）ランジスタ
の構造を示す断面図である。

図に於いて、１１はＳｉ基板、１２はロコス膜、１８．
１８はＳｉ基板に形成された凹部、１４゜１４は該凹部
の側面及び底面よりの不純物導入（固体ソースを拡散源
とする熱拡散等）により形成されたソース、ドレイン領
域、１５はゲート酸化膜、１６はゲート電極、１７は層
間絶縁膜、１８．１８は絶縁物若しくは半導体物質又は
導電物質よ構成る埋め込み層、１９．１９はソース。

ドレイン電極（配線層）である。

上記凹部１８は、絶縁膜（ｓｉ０２膜）１７の形成後に
、酸化膜とシリコンの選択比の高いエツチング手法を用
いて形成する。尚、上記埋め込み層１８の形成は、電極
の形成、平坦化が目的である。

上記凹部の位置、大きさはデバイスサイズを満足する範
囲で任意に設定することができるが、深さについては、
基板表面からロコス膜底までの深さ以上の深さが必要で
ある。また、ソース、ドレイン領域を構成する拡散層の
形成方法は任意であるが、深さについては、横方向の接
合深さがトランジスタ動作を不可能にしない実効ゲート
長が得られる深さになるようにする必要がある。

第２図は他の実施例の構造を示す図であり、同図（ａｔ
は平面図、同図ｔｂｌは同図（ａｔに於けるＡ−Ａ’断
面図である。

図において、２１はＳｉ基板、２２はロコス膜、２８．
２８は凹部、２４．２４はソース、ドレイン領域、２５
はゲート酸化膜、２６はゲート電極、２７はＨＴＯＩ［
！、２８はサイドウオール、２９゜２９は埋め込み層、
８０．８０はソース、ドレイン電極（配線層）である。

また、第２図［ａ）に於ける笑線Ｂは活性領域の周縁を
示す。図に示すように、ゲートｆｉＦＭ２６は、ソース
、ドレイン領域部を除いて活性領域全面を覆うように形
成されている。

次に、第３図を参照して、第２図の実施例の製造プロセ
スを説明する。

通常のＭＯＳの工程によって、Ｓｉ基板２１上に改良型
ロコス膜（オフセット型ロコスｌ１）２２が形成された
ところを第３図（ａｌに示す。ここで、ロコろ膜２２の
下側には、大きいときにばＩ　Ｘ　１０”　ｄｙｎ／／
６ｍ”の応力が働く。第４図（ａ＋に、応力と界面準位
密度の関係を示す。室温では、シリコン基板は約１．６
　Ｘ　１０’　ｄｙｎ／”の応力によって塑性変形を起
こし、その際に、界面準位密度は最大値となる。ＰＮ接
合の表面で発生するリーク電流は、通常、ＩＲ＝（１／
２　）ｑｎｉｓｏＡｓ（ｑ−１，６Ｘ１０−１’Ｃ、ｎ
ｉ　：平衡キャリア密度。

Ａｓ：表面空乏層面積、Ｓｏ：表面再結合速度）で表さ
れ、表面再結合速度に比例する。界面準位密度と表面再
結合速度の関係を第４図［ｂｌに示す。

界面準位密度の増加に伴って、表面結合速度は増加する
ため、表面で発生するリーク電流を低減するためには、
応力を減少させればよい。

ロコス膜２２形成後、熱酸化によって１４０Ａのゲート
酸化膜２５を形成し、その上にポリシリコンを２０００
人堆積してＰ拡散した後、ＨＴＯ膜２７を１５０ＯＡ堆
積し、フォトレジストをマスクとする通常のフォト・エ
ノチング工程によってポリシリコン・ゲート電極２６を
形成する。この際、ソース・ドレイン領域の凹部２８を
開口するための窓３１を同時に開口する（第３図（ｂ）
）。

続いて、ＨＴＯ膜を２００ＯＡ堆積し、ＲＩＥによって
エッチバックしてサイドウオール２８を形成し、酸化膜
とシリコンとの選択比の高い工・チング方法を用いて深
さ８０００Ａの凹部２３，２ｇを自己整合的に形成する
（第３図（Ｃ））。該凹部の深さは、ロコス膜厚によっ
て変化し、活性領域表面から基板側のロコス膜厚程度の
深さを形成することによって、ロコス膜から受ける応力
を緩和させることが可能となる。また、凹部の形状を変
化させることによ１で、ＰＮ接合の曲率半径を変えるこ
とができ、電界集中を低減することも可能である。

次に固体ソースを拡散源とする拡散方法を用いて、凹部
表面からＳｉ基板中に高濃度のＡｓｋ拡散させ、ソース
、ドレイン領域２４．２４を形成する（第３図（ｄ））
。ソース、ドレイン領域２４は横方向０．１μｍ、深さ
０．４μｍの形状を有する。

更に、上記凹部の埋め込みをメタルで行えば、ソース、
ドレイン電極（配線層）１０．３０と同時に形成できる
（第３図（ｅ））。また、絶縁物や半導体物質であらか
じめある程度埋め込んだ後、ソース、ドレイン電極ａＯ
を形成しても良い。

以上ニヨって、ＭＯＳ）ランジスタが形成される。

〈発明の効果〉 以上詳細に説明したように、本発明によれば、ロコス膜
の応力による歪みが緩和され、接合リーク電流の低減さ
れた絶縁ゲート型電界効果トランジスタを得ることがで
きるものであり、メモリの電荷保持特性の向上等をはか
ることができるものである。

【図面の簡単な説明】

第１図は、本発明の一実施例の断面図、第２図［ａｌ及
びｆｂｌは、それぞれ他の実施例の平面図及び断面図、
第３図［ａｌ乃至（ｅ）は、第２図に示す実施例の製造
プロセスを示す断面図、第４図ｆａｌは、ロコス膜の応
力と界面準位密度との関係を示す図、第４図［ｂｌは、
界面準位密度と表面再結合速度との関係を示す図、第５
図は、従来のＭＯ５Ｉ−ランジスタの断面図である。 符号の説明 １１：Ｓｉ基板、１３：凹部、１４，１４：ソース、ド
レイン領域、１５：ゲート酸化膜、１６：ゲート電極、
２にＳｉ基板、２３：凹部、２４　、２４　：ソース、
ドレイン領域、２５：ゲート酸化膜、２６：ゲート電極
。 応〃 月ｆ７１イ九嗜そ７１ 第４図 代理人　弁理士　梅　１）　　勝（他２名）＠５図 （ａ） （ｂ） （Ｃ） 第３図 （ｄ） （ｅ）

Claims (1)

1. 【特許請求の範囲】 １、半導体基板に形成されたソース、ドレイン領域と、
   該ソース、ドレイン領域間のチャネル形成領域上に絶縁
   膜を介して設けられるゲート電極とを有する絶縁ゲート
   型電界効果トランジスタに於いて、 上記半導体基板に設けられた所定深さの凹部と、該凹部
   の表面よりの不純物導入によつて形成された上記ソース
   、ドレイン領域とを有することを特徴とする絶縁ゲート
   型電界効果トランジスタ。