JPS63266877A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS63266877A JPS63266877A JP62099740A JP9974087A JPS63266877A JP S63266877 A JPS63266877 A JP S63266877A JP 62099740 A JP62099740 A JP 62099740A JP 9974087 A JP9974087 A JP 9974087A JP S63266877 A JPS63266877 A JP S63266877A
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- JP
- Japan
- Prior art keywords
- groove
- integrated circuit
- semiconductor integrated
- oxide film
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bipolar Transistors (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関し、詳しくは耐α線特性
がすぐれた自己整合型高性能、高集積なバイポーラ形半
導体集積回路に関する。
がすぐれた自己整合型高性能、高集積なバイポーラ形半
導体集積回路に関する。
従来のバイポーラ形半導体装置は、たとえば特開昭５６
−００１５５６、および、第２図に示されているように
、単結晶凸型領域の側壁に広い面積の開孔部を設けて、
多結晶Ｓｉを接続することにより、ベース電極を取り出
していた。また、素子間の分離は、基板と埋込み層間の
ＰＮ接合により分離を用いて行なっていた。
−００１５５６、および、第２図に示されているように
、単結晶凸型領域の側壁に広い面積の開孔部を設けて、
多結晶Ｓｉを接続することにより、ベース電極を取り出
していた。また、素子間の分離は、基板と埋込み層間の
ＰＮ接合により分離を用いて行なっていた。
上記従来技術では、単結晶凸型領域と多結晶Ｓｉ膜との
接続部の幅がばらつき、トランンジスタ特性が安定しな
い、といった欠点があった。また、埋込み層の抵抗を一
定値以下に抑えるために、ＰＮ接合分離方式では、これ
以上、素子間距離を縮めることは、不可能であった。
接続部の幅がばらつき、トランンジスタ特性が安定しな
い、といった欠点があった。また、埋込み層の抵抗を一
定値以下に抑えるために、ＰＮ接合分離方式では、これ
以上、素子間距離を縮めることは、不可能であった。
本発明の目的は、上記従来技術の欠点を除去し、ベース
コンタクト幅のばらつきを低減可能な自己整合型高性能
、高集積耐α線強化バイポーラ素子構造を提供すること
にある。
コンタクト幅のばらつきを低減可能な自己整合型高性能
、高集積耐α線強化バイポーラ素子構造を提供すること
にある。
上記目的は、単結晶凸型領域の上部に、一定幅の微細開
孔部を設け、この開孔部から多結晶Ｓｉを用いてベース
電極を取り出すことにより達成できる。また、能動領域
の周囲に微細な断面Ｕ字形の溝を形成することにより、
素子の高集積化が達成できる。
孔部を設け、この開孔部から多結晶Ｓｉを用いてベース
電極を取り出すことにより達成できる。また、能動領域
の周囲に微細な断面Ｕ字形の溝を形成することにより、
素子の高集積化が達成できる。
単結晶凸型領域と多結晶Ｓｉとの接続部の幅は、上記凸
型領域の側壁に設けられた酸化膜のウェットエツチング
により決まるため、精密制御が困難である。従って、上
記接続部をドライエツチング技術を用いて形成すること
により、均一性、制御性を向上させることができる。
型領域の側壁に設けられた酸化膜のウェットエツチング
により決まるため、精密制御が困難である。従って、上
記接続部をドライエツチング技術を用いて形成すること
により、均一性、制御性を向上させることができる。
また、能動領域の周囲に埋込み層をつらぬく微細な断面
Ｕ形の溝を形成することにより、素子間分離距離を低減
し、集積度を向上できる。さらに、埋込み層の横方内拡
がりを考慮する必要がなくなるので、埋込み層の低抵抗
化が可能である。
Ｕ形の溝を形成することにより、素子間分離距離を低減
し、集積度を向上できる。さらに、埋込み層の横方内拡
がりを考慮する必要がなくなるので、埋込み層の低抵抗
化が可能である。
以下、本発明をベースコンタクト部の形成方法（第３図
〜第８図、第９図〜第１３図）と、微細Ｕ溝の形成方法
（第１４図〜第１６図）とに分けて説明する。第１図は
、完成したバイポーラ型トランジスタの断面図であり、
また、第２図は、従来のトランジスタ構造の断面図であ
る。
〜第８図、第９図〜第１３図）と、微細Ｕ溝の形成方法
（第１４図〜第１６図）とに分けて説明する。第１図は
、完成したバイポーラ型トランジスタの断面図であり、
また、第２図は、従来のトランジスタ構造の断面図であ
る。
始めに、ベースコンタクト部の形成方法を示す。
ｐ−型シリコン基板１の表面を酸化して、酸化膜１７を
設け、さらに、気相成長法（ＣＶＤ法）を用いて窒化シ
リコン１８と酸化膜１９を堆積する。
設け、さらに、気相成長法（ＣＶＤ法）を用いて窒化シ
リコン１８と酸化膜１９を堆積する。
この後、通常の選択ドライエツチング技術を用いて、所
望の領域にシリコン基板１を露出させる（第３図）。次
に、異方性エツチング技術を用いて上記シリコン基板１
を削り、この表面に熱酸化膜２０を設ける（第４図）。
望の領域にシリコン基板１を露出させる（第３図）。次
に、異方性エツチング技術を用いて上記シリコン基板１
を削り、この表面に熱酸化膜２０を設ける（第４図）。
引き続き、ＣＶＤ技術を用いて、窒化シリコン２１を堆
積し、異方性エツチング技術により、側壁にのみ窒化シ
リコン２１を残す。この後、さらに、周知のウェットエ
ツチング技術により窒化シリコン２１とその下にある部
分の５ｉＯｚ膜２０をマスクに用いてシリコン１の表面
を等方的にエツチングする（第５図）。
積し、異方性エツチング技術により、側壁にのみ窒化シ
リコン２１を残す。この後、さらに、周知のウェットエ
ツチング技術により窒化シリコン２１とその下にある部
分の５ｉＯｚ膜２０をマスクに用いてシリコン１の表面
を等方的にエツチングする（第５図）。
次に、露出された部分のＳｉ基板１の酸化を行ない、酸
化膜２２を設け、側壁上の窒化シリコン膜２１を除去す
る（第６図）。この後、ベース開孔部の酸化膜２０を除
去し、窒化シリコン膜１８をサイドエツチングしてひさ
し構造を形成した後、多結晶８ｉ２３を堆積し、周知の
平坦化技術を用いて、第７図に示すように多結晶Ｓｉ２
３を埋め込む。最後に、エミッタ、ベース領域を形成し
。
化膜２２を設け、側壁上の窒化シリコン膜２１を除去す
る（第６図）。この後、ベース開孔部の酸化膜２０を除
去し、窒化シリコン膜１８をサイドエツチングしてひさ
し構造を形成した後、多結晶８ｉ２３を堆積し、周知の
平坦化技術を用いて、第７図に示すように多結晶Ｓｉ２
３を埋め込む。最後に、エミッタ、ベース領域を形成し
。
第８図に示すような上記多結晶Ｓｉ膜８をベース取出電
極とするベース電極構造を実現できる。
極とするベース電極構造を実現できる。
次に、第９図〜第１３図を用いて、ベースコンタクト部
形成方法の他の実施例を示す。本例では、第３図に引き
続き、露出したシリコン基板をウェットエツチング技術
によってエッチし、上記表面を酸化して、酸化膜２０を
設ける（第９図）。次に、窒化シリコン２１を堆積して
サイドスペーサｒ、１＝ を残し、ウェットエツチングにより等方的にシリコン基
板を削る（第１０図）。この後、酸化膜２２を設け、上
記側壁窒化シリコン２１を除去する（第１１図）。さら
に、ベース開孔部の酸化膜２０を除去し、窒化シリコン
１８をサイドエツチング後、多結晶Ｓｉ２３を平坦に埋
め込む（第１２図）。この後、エミッタ、ベース領域を
形成することにより、第１３図に示すようなベース電極
構造を実現できる。
形成方法の他の実施例を示す。本例では、第３図に引き
続き、露出したシリコン基板をウェットエツチング技術
によってエッチし、上記表面を酸化して、酸化膜２０を
設ける（第９図）。次に、窒化シリコン２１を堆積して
サイドスペーサｒ、１＝ を残し、ウェットエツチングにより等方的にシリコン基
板を削る（第１０図）。この後、酸化膜２２を設け、上
記側壁窒化シリコン２１を除去する（第１１図）。さら
に、ベース開孔部の酸化膜２０を除去し、窒化シリコン
１８をサイドエツチング後、多結晶Ｓｉ２３を平坦に埋
め込む（第１２図）。この後、エミッタ、ベース領域を
形成することにより、第１３図に示すようなベース電極
構造を実現できる。
次に、微細Ｕ溝の形成方法を説明する。始めに、シリコ
ン基板１の表面を酸化して、酸化膜２５を設け、ＣＶＤ
技術を用いて窒化シリコン２６を堆積する。この後、通
常のホト、ドライエツチング技術を用いて、シリコン基
板に微細なＵ溝を形成する（第１４図）。この後、熱酸
化を行ない、酸化膜２５を上記の溝内部に設ける。さら
に、多結晶５ｉ２７を堆積し、第１５図に示すように、
上記微細Ｕ溝内部を平坦に埋め込む。尚、この材料とし
ては、他の絶縁物、例えば、酸化膜等でも、もちろん可
能である。次に、上記多結晶Ｓｉ表面を酸化し、酸化膜
２８を設け、窒化シリコン２６を除去後、第１６図に示
すような素子分離溝構造を実現できる。そして、上記で
説明したベースコンタクト部の形成方法と微細ＵＮの形
成方法を組み合わせることにより、第１図に示すバイポ
ーラ型トランジスタ構造を実現可能である。
ン基板１の表面を酸化して、酸化膜２５を設け、ＣＶＤ
技術を用いて窒化シリコン２６を堆積する。この後、通
常のホト、ドライエツチング技術を用いて、シリコン基
板に微細なＵ溝を形成する（第１４図）。この後、熱酸
化を行ない、酸化膜２５を上記の溝内部に設ける。さら
に、多結晶５ｉ２７を堆積し、第１５図に示すように、
上記微細Ｕ溝内部を平坦に埋め込む。尚、この材料とし
ては、他の絶縁物、例えば、酸化膜等でも、もちろん可
能である。次に、上記多結晶Ｓｉ表面を酸化し、酸化膜
２８を設け、窒化シリコン２６を除去後、第１６図に示
すような素子分離溝構造を実現できる。そして、上記で
説明したベースコンタクト部の形成方法と微細ＵＮの形
成方法を組み合わせることにより、第１図に示すバイポ
ーラ型トランジスタ構造を実現可能である。
本発明によるバイポーラ型トランジスタでは、ベース取
り出し部の多結晶シリコンと単結晶シリコンとのコンタ
クト幅を微細に精度良く制御でき、さらに、微細Ｕ溝に
より素子間分離を行なうために、従来法を用いたトラン
ジスタに比べて、電流増幅率や立上り電圧（ＶＢＥ）の
ばらつきが約１／２に減少し、また、集積度が約２倍以
上向」ニした。
り出し部の多結晶シリコンと単結晶シリコンとのコンタ
クト幅を微細に精度良く制御でき、さらに、微細Ｕ溝に
より素子間分離を行なうために、従来法を用いたトラン
ジスタに比べて、電流増幅率や立上り電圧（ＶＢＥ）の
ばらつきが約１／２に減少し、また、集積度が約２倍以
上向」ニした。
このため、回路の動作速度が向上し、例えば、ＥＣＬ回
路の遅延速度として、約４． Ｑ ｐ ｓ ／グー１−
以下の値が得られた。
路の遅延速度として、約４． Ｑ ｐ ｓ ／グー１−
以下の値が得られた。
第１図は本発明の一実施例を示す断面図、第２図は従来
のバイポーラトランジスタの構造を示す断面図である。 また、第３図〜第８図、第９図〜第１３図、第１４図〜
第１６図は、本発明の主要部分の製造方法を説明する図
である。 １・・・Ｐ−型シリコン基板、２・・・ｎ生型埋込み層
、３・・・ｎ−型エピタキシャル層、４，１７，２０゜
２２．２４，２５・・・熱酸化膜（シリコン）、５゜６
．２８・・・熱酸化膜（多損晶シリコン）、７゜１Ｂ、
２１．．２６・・・窒化シリコン、８・・・ｐ増多結晶
シリコン、９・・・ｐ十型拡散層、１０・・・Ｐ型拡散
層、１１．１２・・・ｎ十型拡散層、１３・・・ｎ十型
多Ｊｕ＋シリコン、１４・・・エミッタ電極、１５・・
・ベース電極、１６・・・コレクタ電極、１９・・・Ｃ
ＶＤ酸化膜、２３．２７・・・多結晶シリコン。
のバイポーラトランジスタの構造を示す断面図である。 また、第３図〜第８図、第９図〜第１３図、第１４図〜
第１６図は、本発明の主要部分の製造方法を説明する図
である。 １・・・Ｐ−型シリコン基板、２・・・ｎ生型埋込み層
、３・・・ｎ−型エピタキシャル層、４，１７，２０゜
２２．２４，２５・・・熱酸化膜（シリコン）、５゜６
．２８・・・熱酸化膜（多損晶シリコン）、７゜１Ｂ、
２１．．２６・・・窒化シリコン、８・・・ｐ増多結晶
シリコン、９・・・ｐ十型拡散層、１０・・・Ｐ型拡散
層、１１．１２・・・ｎ十型拡散層、１３・・・ｎ十型
多Ｊｕ＋シリコン、１４・・・エミッタ電極、１５・・
・ベース電極、１６・・・コレクタ電極、１９・・・Ｃ
ＶＤ酸化膜、２３．２７・・・多結晶シリコン。
Claims (1)
- 【特許請求の範囲】 １、第１導電形を有する単結晶基体に設けられた凸部と
、該凸部の側面内に設けられた第２導電形を有する低抵
抗領域と、上記凸部の側面と接し上記半導体基体の主表
面上へ延伸する絶縁膜と、上記凸部の上記側面の上部に
おいて、上記低抵抗領域と上記低抵抗領域の面積よりも
小さな面積で接し、上記絶縁膜の表面上に延伸する第２
導電形多結晶シリコン膜を少なくとも有することを特徴
とする半導体集積回路。 ２、上記半導体基体に設けられた溝と、該溝の表面を覆
つて形成された絶縁膜と、該溝を充填する多結晶シリコ
ンを有する素子分離領域をさらにそなえた特許請求の範
囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62099740A JPS63266877A (ja) | 1987-04-24 | 1987-04-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62099740A JPS63266877A (ja) | 1987-04-24 | 1987-04-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63266877A true JPS63266877A (ja) | 1988-11-02 |
Family
ID=14255413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62099740A Pending JPS63266877A (ja) | 1987-04-24 | 1987-04-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63266877A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329699B2 (en) | 1996-10-21 | 2001-12-11 | Nec Corporation | Bipolar transistor with trenched-groove isolation regions |
-
1987
- 1987-04-24 JP JP62099740A patent/JPS63266877A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329699B2 (en) | 1996-10-21 | 2001-12-11 | Nec Corporation | Bipolar transistor with trenched-groove isolation regions |
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