JPH04137816A - 雑音除去回路 - Google Patents
雑音除去回路Info
- Publication number
- JPH04137816A JPH04137816A JP2257199A JP25719990A JPH04137816A JP H04137816 A JPH04137816 A JP H04137816A JP 2257199 A JP2257199 A JP 2257199A JP 25719990 A JP25719990 A JP 25719990A JP H04137816 A JPH04137816 A JP H04137816A
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- JP
- Japan
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- circuit
- delay
- delay circuit
- noise
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- Pending
Links
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 230000001934 delay Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は雑音除去回路に関し、特に多数決回路と遅延回
路とで構成する雑音除去回路に関する。
路とで構成する雑音除去回路に関する。
従来の雑音除去回路は、第３図に示すように、入力端子
３１と出力端子３２の間に接続した抵抗Ｒと、出力端子
３２とアースの間に接続したコンデンサＣとからなる。
３１と出力端子３２の間に接続した抵抗Ｒと、出力端子
３２とアースの間に接続したコンデンサＣとからなる。
この雑音除去回路は、入力端子３１に入力されたクロッ
ク信号から雑音を除去して出力端子３２から出力し、処
理回路４０に供給する。
ク信号から雑音を除去して出力端子３２から出力し、処
理回路４０に供給する。
しかしながら、上述した従来の雑音除去回路でよ、抵抗
ＲとコンデンサＣによるフィルタで雑音を除去するため
、高精度のアナログ部品を必要とし、波形を鈍らすので
デユーティの劣化を招きという欠点があり、雑音除去す
るには不適当である。
ＲとコンデンサＣによるフィルタで雑音を除去するため
、高精度のアナログ部品を必要とし、波形を鈍らすので
デユーティの劣化を招きという欠点があり、雑音除去す
るには不適当である。
本発明は、上述した従来回路の決定を解消し、波形の劣
化をなくした雑音除去回路を提供することを目的とする
。
化をなくした雑音除去回路を提供することを目的とする
。
本発明の雑音除去回路は、入力信号を一定時間遅延させ
る遅延回路を３段以上奇数個直列接続してなる遅延部と
、前記遅延部からの三つ以上の奇数個の出力信号の論理
多数決判定を行う多数決回路とからなることを特徴とす
る。
る遅延回路を３段以上奇数個直列接続してなる遅延部と
、前記遅延部からの三つ以上の奇数個の出力信号の論理
多数決判定を行う多数決回路とからなることを特徴とす
る。
本発明は、遅延回路で三つ以上の出力信号を作り、これ
の多数決をとることで雑音を除去したので、波形の変形
がなく、デユーティの変化がまったくない。
の多数決をとることで雑音を除去したので、波形の変形
がなく、デユーティの変化がまったくない。
次に、本発明について図面を参照して説明する。
第１図は本発明の雑音除去回路の一実施例を示すブロッ
ク図である。
ク図である。
第１図に示す雑音除去回路は、入力端子Ｔｉから入力さ
れたクロック信号を所定の時間遅延させる第一遅延回路
１と、第一遅延回路１からの出力を所定の時間遅延させ
る第二遅延回路２と、第一遅延回路１からの出力を所定
の時間遅延させる第三遅延回路３と、前記各遅延回路１
．２．３からの三つの出力信号を取り込み、これらの論
理多数決判定を行う多数決回路４とを備えている。また
、上記遅延回路１，２．３により遅延部５が構成される
。
れたクロック信号を所定の時間遅延させる第一遅延回路
１と、第一遅延回路１からの出力を所定の時間遅延させ
る第二遅延回路２と、第一遅延回路１からの出力を所定
の時間遅延させる第三遅延回路３と、前記各遅延回路１
．２．３からの三つの出力信号を取り込み、これらの論
理多数決判定を行う多数決回路４とを備えている。また
、上記遅延回路１，２．３により遅延部５が構成される
。
この多数決回路４は、入力端子Ｔａに入力される第一人
力（第一遅延回路１の出力）ａ、入力端子Ｔｂに入力さ
れる第二人力（第二遅延回路２の出力）ｂ、入力端子Ｔ
ｃに入力される第三人力（第三遅延回路３の出力）Ｃに
対して、論理多数決を実行し、その結果を出力端子Ｔｄ
から出力信号ｄとして出力するような回路構成となって
いる。
力（第一遅延回路１の出力）ａ、入力端子Ｔｂに入力さ
れる第二人力（第二遅延回路２の出力）ｂ、入力端子Ｔ
ｃに入力される第三人力（第三遅延回路３の出力）Ｃに
対して、論理多数決を実行し、その結果を出力端子Ｔｄ
から出力信号ｄとして出力するような回路構成となって
いる。
く真理値表〉
このような実施例の作用を説明する。
第２図は同実施例の作用を説明するた於のタイムチャー
トであり、横軸に時間を、縦軸に各部の信号水されてい
る。
トであり、横軸に時間を、縦軸に各部の信号水されてい
る。
第２図において、■は本来のクロック信号であり、■は
本来のクロック信号に雑音パルスＡが重畳された信号で
ある。クロック信号■は、パルス幅ｌの雑音パルスＡが
本来のクロック信号■に重畳されており、非雑音部の幅
がｋとなっている。
本来のクロック信号に雑音パルスＡが重畳された信号で
ある。クロック信号■は、パルス幅ｌの雑音パルスＡが
本来のクロック信号■に重畳されており、非雑音部の幅
がｋとなっている。
クロック信号■が入力端子Ｔ１に入力されたときには、
特に雑音を除去する必要がなく、雑音除去回路を通過し
ても出力端子Ｔｄからは遅延時間りだけ遅れたクロック
信号ｄが出力される。
特に雑音を除去する必要がなく、雑音除去回路を通過し
ても出力端子Ｔｄからは遅延時間りだけ遅れたクロック
信号ｄが出力される。
次に、雑音Ａが重畳されたクロック信号■は入力端子Ｔ
１から第一遅延回路１に人力される。このクロック信号
■は、第一遅延回路１により一定時間りだけ遅延されて
クロック信号ａとなる。クロック信号ａは、第二遅延回
路２と、入力端子Ｔａに入力される。第二遅延回路２で
は、クロック信号ａを一定時間りだけ遅延させてクロッ
ク信号すとする。クロック信号すは、第三遅延回路３と
、入力端子Ｔｂに人力される。第三遅延回路３では、ク
ロック信号すを一定時間りだけ遅延させてクロック信号
Ｃとする。このクロック信号Ｃは、入力端子Ｔｃに入力
される。
１から第一遅延回路１に人力される。このクロック信号
■は、第一遅延回路１により一定時間りだけ遅延されて
クロック信号ａとなる。クロック信号ａは、第二遅延回
路２と、入力端子Ｔａに入力される。第二遅延回路２で
は、クロック信号ａを一定時間りだけ遅延させてクロッ
ク信号すとする。クロック信号すは、第三遅延回路３と
、入力端子Ｔｂに人力される。第三遅延回路３では、ク
ロック信号すを一定時間りだけ遅延させてクロック信号
Ｃとする。このクロック信号Ｃは、入力端子Ｔｃに入力
される。
入力端子Ｔａ、Ｔｂ、Ｔｃにそれぞれ入力されたクロッ
ク信号ａ、ｂ、ｃは、多数決回路４において、各時間経
過毎に上記真理値表のような論理多数決を行う。この結
果は、多数決回路４の出力端子Ｔｄから雑音が除去され
たクロ７り信号ｄが得られる。このクロック信号ｄは、
処理回路１０のクロック信号として使用される。
ク信号ａ、ｂ、ｃは、多数決回路４において、各時間経
過毎に上記真理値表のような論理多数決を行う。この結
果は、多数決回路４の出力端子Ｔｄから雑音が除去され
たクロ７り信号ｄが得られる。このクロック信号ｄは、
処理回路１０のクロック信号として使用される。
この実施例によれば、デジタル部品で構成でき、波形を
鈍らすことがなく、かつデユーティを劣化させることな
く、雑音を除去できる。
鈍らすことがなく、かつデユーティを劣化させることな
く、雑音を除去できる。
なお、上記実施例では、三つの遅延回路により得た三つ
の出力信号により多数決をとって雑音を除去したが、雑
音が除去できるのであれば、これ以上の多数決で雑音の
除去をするようにしたものであってもよい。この場合、
奇数個の遅延回路で構成する。
の出力信号により多数決をとって雑音を除去したが、雑
音が除去できるのであれば、これ以上の多数決で雑音の
除去をするようにしたものであってもよい。この場合、
奇数個の遅延回路で構成する。
以上説明したように本発明によれば、３段の遅延回路と
、３個のクロック入力の多数欠をとる多数決回路によっ
て構成したので、デジタル部品を使用でき、かつ波形を
鈍らすことなく、しかもデユーティを劣化させることな
く、雑音を除去できるという効果がある。
、３個のクロック入力の多数欠をとる多数決回路によっ
て構成したので、デジタル部品を使用でき、かつ波形を
鈍らすことなく、しかもデユーティを劣化させることな
く、雑音を除去できるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
同実施例の動作を説明するためのタイムチャート、第３
図は従来回路を示す図である。 １・・・第一遅延回路、 ２・・・第二遅延回路、 ３・・・第三遅延回路、 ４・・・多数決回路、 ５・・・遅延部、 Ｔｉ・・・入力端子、 Ｔｄ・・・出力端子。
同実施例の動作を説明するためのタイムチャート、第３
図は従来回路を示す図である。 １・・・第一遅延回路、 ２・・・第二遅延回路、 ３・・・第三遅延回路、 ４・・・多数決回路、 ５・・・遅延部、 Ｔｉ・・・入力端子、 Ｔｄ・・・出力端子。
Claims (1)
- 【特許請求の範囲】 入力信号を一定時間遅延させる遅延回路を３段以上奇数
個直列接続してなる遅延部と、 前記遅延部からの三つ以上の奇数個の出力信号の論理多
数決判定を行う多数決回路と からなることを特徴とする雑音除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2257199A JPH04137816A (ja) | 1990-09-28 | 1990-09-28 | 雑音除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2257199A JPH04137816A (ja) | 1990-09-28 | 1990-09-28 | 雑音除去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04137816A true JPH04137816A (ja) | 1992-05-12 |
Family
ID=17303059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2257199A Pending JPH04137816A (ja) | 1990-09-28 | 1990-09-28 | 雑音除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04137816A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000054410A1 (fr) * | 1999-03-09 | 2000-09-14 | Iroc Technologies | Circuit logique protege contre des perturbations transitoires |
| DE102009002688A1 (de) * | 2009-04-28 | 2010-05-06 | Robert Bosch Gmbh | Störimpulsunterdrückungsschaltung |
-
1990
- 1990-09-28 JP JP2257199A patent/JPH04137816A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000054410A1 (fr) * | 1999-03-09 | 2000-09-14 | Iroc Technologies | Circuit logique protege contre des perturbations transitoires |
| FR2790887A1 (fr) * | 1999-03-09 | 2000-09-15 | Univ Joseph Fourier | Circuit logique protege contre des perturbations transitoires |
| US7380192B1 (en) | 1999-03-09 | 2008-05-27 | Iroc Technologies | Logic circuit protected against transient disturbances |
| DE102009002688A1 (de) * | 2009-04-28 | 2010-05-06 | Robert Bosch Gmbh | Störimpulsunterdrückungsschaltung |
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