JPH04168810A - シリアル／パラレル変換回路 - Google Patents
シリアル／パラレル変換回路Info
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- JPH04168810A JPH04168810A JP29584990A JP29584990A JPH04168810A JP H04168810 A JPH04168810 A JP H04168810A JP 29584990 A JP29584990 A JP 29584990A JP 29584990 A JP29584990 A JP 29584990A JP H04168810 A JPH04168810 A JP H04168810A
- Authority
- JP
- Japan
- Prior art keywords
- input terminal
- terminal
- circuit
- output
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 14
- 230000001360 synchronised effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ｒｃ（集積回路）化されたシリアル／パラレ
ル（Ｓ／Ｐ）変換回路に関する。
ル（Ｓ／Ｐ）変換回路に関する。
従来、この種のＳ／Ｐ変換回路は第２図に示すように、
データ入力端子１．フレーム入力端子２、クロック入力
端子３．パラレルデータ出力端子４．ＤＭＸ回路５．論
理和回路８．およびシフトレジスタ（ＳＦＴ）１０で構
成されていた。
データ入力端子１．フレーム入力端子２、クロック入力
端子３．パラレルデータ出力端子４．ＤＭＸ回路５．論
理和回路８．およびシフトレジスタ（ＳＦＴ）１０で構
成されていた。
データ入力端子１はＤＭＸ回路５のデータ入力端子りに
接続され、フレーム入力端子２は論理和回路８の第１の
入力端子に接続され、論理和回路８の出力はシフトレジ
スタ（ＳＦＴ）１０のデータ人力りに接続される。シフ
トレジスタ（ＳＦＴ）１０の出力は、論理和回路８の第
２の入力端子とＤＭＸ回路５のタイミング制御入力端子
ＥＬとに接続される。クロック入力端子３は、シフトレ
ジスタ（ＳＦＴ）１０とＤＭＸ回路５とのクロック入力
端子Ｃに接続され、ＤＭＸ回路５のパラレル出力端子Ｑ
ｌ−Ｑ８は、パラレルデータ出力端子４に接続される。
接続され、フレーム入力端子２は論理和回路８の第１の
入力端子に接続され、論理和回路８の出力はシフトレジ
スタ（ＳＦＴ）１０のデータ人力りに接続される。シフ
トレジスタ（ＳＦＴ）１０の出力は、論理和回路８の第
２の入力端子とＤＭＸ回路５のタイミング制御入力端子
ＥＬとに接続される。クロック入力端子３は、シフトレ
ジスタ（ＳＦＴ）１０とＤＭＸ回路５とのクロック入力
端子Ｃに接続され、ＤＭＸ回路５のパラレル出力端子Ｑ
ｌ−Ｑ８は、パラレルデータ出力端子４に接続される。
フレーム入力端子２に入力するフレーム信号は、論理和
回路８を経由してシフトレジスタ（ＳＦＴ）１０のデー
タ人力りに入力され、８クロツク遅れてシフトレジスタ
（ＳＦＴ）１０の出力Ｑ８に出力される。この出力が論
理和回路８を経由してシフトレジスタ（ＳＦＴ）１０の
データ人力りに入力されるので、この後はシフトレジス
タ（ＳＦＴ）１０に８クロツク毎に出力が出る。従って
、シフトレジスタ（ＳＦＴ）１０の出力Ｑ８をＤＭＸＩ
［５のＳ／Ｐタイミング制御入力端子ＥＬに接続するこ
とにより、データ入力端子１に入力されたデータはＤＭ
Ｘ回路５により、８個毎にシリアル／パラレル変換され
る。
回路８を経由してシフトレジスタ（ＳＦＴ）１０のデー
タ人力りに入力され、８クロツク遅れてシフトレジスタ
（ＳＦＴ）１０の出力Ｑ８に出力される。この出力が論
理和回路８を経由してシフトレジスタ（ＳＦＴ）１０の
データ人力りに入力されるので、この後はシフトレジス
タ（ＳＦＴ）１０に８クロツク毎に出力が出る。従って
、シフトレジスタ（ＳＦＴ）１０の出力Ｑ８をＤＭＸＩ
［５のＳ／Ｐタイミング制御入力端子ＥＬに接続するこ
とにより、データ入力端子１に入力されたデータはＤＭ
Ｘ回路５により、８個毎にシリアル／パラレル変換され
る。
上述した従来のＳ／Ｐ変換回路は、シフトレジスタの出
力を論理和回路を介してシフトレジスタのデータ入力に
接続しているので、フレーム入力端子へのフレーム信号
入力が途中で変わった場合には、シフトレジスタが、変
化する前後のタイミングで信号を出力することになり、
フレーム変化後のＳ／Ｐ変換機能が保証できなくなる。
力を論理和回路を介してシフトレジスタのデータ入力に
接続しているので、フレーム入力端子へのフレーム信号
入力が途中で変わった場合には、シフトレジスタが、変
化する前後のタイミングで信号を出力することになり、
フレーム変化後のＳ／Ｐ変換機能が保証できなくなる。
フレーム信号が変わらない場合でも、シフトレジスタの
出力信号にノイズが重畳され、シフトレジスタの入力に
取り込まれた場合にもシフトレジスタの出力信号には、
本来のタイミング以外にノイズに起因する信号が出力さ
れることになり、Ｓ／Ｐ変換機能は保証されなくなると
いう欠点があった。
出力信号にノイズが重畳され、シフトレジスタの入力に
取り込まれた場合にもシフトレジスタの出力信号には、
本来のタイミング以外にノイズに起因する信号が出力さ
れることになり、Ｓ／Ｐ変換機能は保証されなくなると
いう欠点があった。
本発明の目的は、データ入力端子およびフレーム入力端
子のそれぞれの入力をフリップフロップ回路を介してＤ
ＭＸ回路およびシフトレジスタのそれぞれに入力させる
ことにより、上記欠点を解消するＳ／Ｐ変換回路を提供
することにある。
子のそれぞれの入力をフリップフロップ回路を介してＤ
ＭＸ回路およびシフトレジスタのそれぞれに入力させる
ことにより、上記欠点を解消するＳ／Ｐ変換回路を提供
することにある。
本発明のシリアル／パラレル変換回路は、データ入力端
子、フレーム入力端子、クロック入力端子および所定数
のパラレル出力端子を有するシリアル／パラレル（Ｓ／
Ｐ）変換回路において、前記データ入力端子を端子りに
、前記クロック入力端子を端子Ｃに接続する第１のフリ
ップフロップ回路と、前記フレーム入力端子を端子りに
、前記クロック入力端子を端子Ｃに接続する第２のフリ
ップフロップ回路と、この第２のフリップフロップ回路
の出力を第１の入力端子に接続する論理和回路と、この
論理和回路の出力を端子りに、前記フレーム入力端子を
端子Ｒに、前記クロック入力端子を端子Ｃに、かつ出力
端子Ｑ８を前記論理和回路の第２の入力端子にそれぞれ
接続するシフトレジスタと、前記第１のフリップフロッ
プ回路の出力端子Ｑを入力端子りに、前記論理和回路の
出力を端子ＥＬに、前記クロック入力端子を端子Ｃに、
かつ出力端子Ｑｌ−Ｑ８を前記パラレル出力端子にそれ
ぞれ接続して多重化信号を復元するデマックス回路とを
有する。
子、フレーム入力端子、クロック入力端子および所定数
のパラレル出力端子を有するシリアル／パラレル（Ｓ／
Ｐ）変換回路において、前記データ入力端子を端子りに
、前記クロック入力端子を端子Ｃに接続する第１のフリ
ップフロップ回路と、前記フレーム入力端子を端子りに
、前記クロック入力端子を端子Ｃに接続する第２のフリ
ップフロップ回路と、この第２のフリップフロップ回路
の出力を第１の入力端子に接続する論理和回路と、この
論理和回路の出力を端子りに、前記フレーム入力端子を
端子Ｒに、前記クロック入力端子を端子Ｃに、かつ出力
端子Ｑ８を前記論理和回路の第２の入力端子にそれぞれ
接続するシフトレジスタと、前記第１のフリップフロッ
プ回路の出力端子Ｑを入力端子りに、前記論理和回路の
出力を端子ＥＬに、前記クロック入力端子を端子Ｃに、
かつ出力端子Ｑｌ−Ｑ８を前記パラレル出力端子にそれ
ぞれ接続して多重化信号を復元するデマックス回路とを
有する。
第１図は本発明の一実施例を示す回路図である。
第１図に示す回路はデータ入力端子１．フレーム入力端
子２．クロック入力端子３．パラレルデータ出力端子４
．デマックス回路（ＤＭＸ）５゜フリップフロップ（Ｆ
Ｆ）回路６，７．論理和回路８．およびシフトレジスタ
（ＳＦＴ）回路９で構成される。
子２．クロック入力端子３．パラレルデータ出力端子４
．デマックス回路（ＤＭＸ）５゜フリップフロップ（Ｆ
Ｆ）回路６，７．論理和回路８．およびシフトレジスタ
（ＳＦＴ）回路９で構成される。
データ入力端子１はＦＦ６のデータ入力端子りに接続さ
れ、フレーム入力端子２はＦＦ７のデータ入力端子りと
シフトレジスタ（ＳＦＴ）θのリセット入力端子Ｒとに
接続される。ＦＦ７の出力端子Ｑは論理和回路８の第１
の入力端子に接続され、論理和回路８の出力はシフトレ
ジスタ（ＳＦＴ）９のデータ入力端子りとＤＭＸ回路５
のＳ／Ｐタイミング制御入力端子ＥＬに入力され、シフ
トレジスタ（ＳＦＴ）９の出力は論理和回路８の第２の
入力端子に接続される。ＦＦ６の出力端子ＱはＤＭＸ回
路５のデータ入力端子りに接続され、クロック入力端子
３はＦＦ６，７とシフトレジスタ（ＳＦＴ）９とＤＭＸ
回路５のクロック入力端子Ｃに接続される。ＤＭＸ回路
５のパラレル出力端子Ｑｌ−Ｑ８は、パラレルデータ出
力端子４に接続される構成となっている。
れ、フレーム入力端子２はＦＦ７のデータ入力端子りと
シフトレジスタ（ＳＦＴ）θのリセット入力端子Ｒとに
接続される。ＦＦ７の出力端子Ｑは論理和回路８の第１
の入力端子に接続され、論理和回路８の出力はシフトレ
ジスタ（ＳＦＴ）９のデータ入力端子りとＤＭＸ回路５
のＳ／Ｐタイミング制御入力端子ＥＬに入力され、シフ
トレジスタ（ＳＦＴ）９の出力は論理和回路８の第２の
入力端子に接続される。ＦＦ６の出力端子ＱはＤＭＸ回
路５のデータ入力端子りに接続され、クロック入力端子
３はＦＦ６，７とシフトレジスタ（ＳＦＴ）９とＤＭＸ
回路５のクロック入力端子Ｃに接続される。ＤＭＸ回路
５のパラレル出力端子Ｑｌ−Ｑ８は、パラレルデータ出
力端子４に接続される構成となっている。
フレーム入力端子２にフレーム信号が入力すると、シフ
トレジスタ（ＳＦＴ）９はリセット処理されるとともに
、フレーム信号はＦＦ７によりクロック入力端子３に入
力されたクロック信号により、クロック信号の変化点に
同期したタイミング信号で処理（リタイミング処理）さ
れ出力される。論理和回路８は、ＦＦ７によりリタイミ
ング処理されたフレーム信号と、シフトレジスタ（ＳＦ
Ｔ）９の入力信号を８クロック遅らせた信号とを入力し
、これらの信号を論理和した信号がシフトレジスタ（Ｓ
ＦＴ）９のデータ入力端子りとＤＭＸ回路５のＳ／Ｐタ
イミング制御入力端子ＥＬに入力される。
トレジスタ（ＳＦＴ）９はリセット処理されるとともに
、フレーム信号はＦＦ７によりクロック入力端子３に入
力されたクロック信号により、クロック信号の変化点に
同期したタイミング信号で処理（リタイミング処理）さ
れ出力される。論理和回路８は、ＦＦ７によりリタイミ
ング処理されたフレーム信号と、シフトレジスタ（ＳＦ
Ｔ）９の入力信号を８クロック遅らせた信号とを入力し
、これらの信号を論理和した信号がシフトレジスタ（Ｓ
ＦＴ）９のデータ入力端子りとＤＭＸ回路５のＳ／Ｐタ
イミング制御入力端子ＥＬに入力される。
フレーム入力端子２に１クロツク幅の高レベルのフレー
ム信号が入力すると、シフトレジスタ（ＳＦＴ）９はリ
セット処理され、シフトレジスタ（ＳＦＴ）９の出力は
低レベルになる。ＦＦ７によりリタイミング処理された
フレーム信号の高レベルパルスは論理和回路８を経由し
てシフトレジスタ（ＳＦＴ）９のデータ入力端子りとＤ
ＭＸ回路５のＳ／Ｐタイミング制御入力端子ＥＬに入力
される。シフトレジスタ（ＳＦＴ）９の出力Ｑ８には８
クロック遅れてフレーム信号の高レベルパルスが出力さ
れ、この高レベルパルスが論理和回路８を経由してシフ
トレジスタ（ＳＦＴ） ９のデータ入力端子りとＤＭＸ
回路５のＳ／Ｐタイミング制御入力端子ＥＬに入力され
る。
ム信号が入力すると、シフトレジスタ（ＳＦＴ）９はリ
セット処理され、シフトレジスタ（ＳＦＴ）９の出力は
低レベルになる。ＦＦ７によりリタイミング処理された
フレーム信号の高レベルパルスは論理和回路８を経由し
てシフトレジスタ（ＳＦＴ）９のデータ入力端子りとＤ
ＭＸ回路５のＳ／Ｐタイミング制御入力端子ＥＬに入力
される。シフトレジスタ（ＳＦＴ）９の出力Ｑ８には８
クロック遅れてフレーム信号の高レベルパルスが出力さ
れ、この高レベルパルスが論理和回路８を経由してシフ
トレジスタ（ＳＦＴ） ９のデータ入力端子りとＤＭＸ
回路５のＳ／Ｐタイミング制御入力端子ＥＬに入力され
る。
以下、この動作を繰り返すため、ＤＭＸ回路５のＳ／Ｐ
タイミング制御入力端子ＥＬには８クロツク毎に高レベ
ルパルスが印加されることになる。
タイミング制御入力端子ＥＬには８クロツク毎に高レベ
ルパルスが印加されることになる。
この状態で、フレーム端子２に１クロツク幅高レベルの
次のフレーム信号（前のフレーム信号とは８ｎクロツク
遅れている：ｎは整数でｎ≧１）が入力されると、ＦＦ
７によりリタイミング処理された１クロツク幅の高レベ
ルのパルスはシフトレジスタ（ＳＦＴ）の出力端子りに
８クロツク毎に出力される高レベルのパルスと同じタイ
ミングで論理和回路８に入力されるはずであるが、フレ
ーム入力端子２に入力されたフレーム信号によりシフト
レジスタ（ＳＦＴ）９がリセット処理されるので、シフ
トレジスタ（ＳＦＴ）９の出力から論理和回路８に入力
されるパルスもリセット処理されている。
次のフレーム信号（前のフレーム信号とは８ｎクロツク
遅れている：ｎは整数でｎ≧１）が入力されると、ＦＦ
７によりリタイミング処理された１クロツク幅の高レベ
ルのパルスはシフトレジスタ（ＳＦＴ）の出力端子りに
８クロツク毎に出力される高レベルのパルスと同じタイ
ミングで論理和回路８に入力されるはずであるが、フレ
ーム入力端子２に入力されたフレーム信号によりシフト
レジスタ（ＳＦＴ）９がリセット処理されるので、シフ
トレジスタ（ＳＦＴ）９の出力から論理和回路８に入力
されるパルスもリセット処理されている。
従って、ＤＭＸ回路５のＳ／Ｐタイミング制御入力端子
ＥＬにはＦＦ７からの高レベルのパルスが論理和回路８
を経由して入力されるが、このパルスと１個前のパルス
との間隔は８クロツクとなる。フレーム信号入力後、シ
フトレジスタ（ＳＦＴ）９は８クロツク毎にパルスをＤ
ＭＸ回路５のＳ／Ｐタイミング制御入力端子ＥＬに入力
する。
ＥＬにはＦＦ７からの高レベルのパルスが論理和回路８
を経由して入力されるが、このパルスと１個前のパルス
との間隔は８クロツクとなる。フレーム信号入力後、シ
フトレジスタ（ＳＦＴ）９は８クロツク毎にパルスをＤ
ＭＸ回路５のＳ／Ｐタイミング制御入力端子ＥＬに入力
する。
フレーム信号入力端子２に入力される１クロツク幅の高
レベルのフレーム信号が８ｎクロツク毎からずれて入力
された場合には、フレーム信号によりシフトレジスタ（
ＳＦＴ）９をリセット処理しているので、ＤＭＸ回路５
のＳ／Ｐタイミング制御入力信号は、新しいフレーム信
号に同期して８クロツク毎に入力される。
レベルのフレーム信号が８ｎクロツク毎からずれて入力
された場合には、フレーム信号によりシフトレジスタ（
ＳＦＴ）９をリセット処理しているので、ＤＭＸ回路５
のＳ／Ｐタイミング制御入力信号は、新しいフレーム信
号に同期して８クロツク毎に入力される。
ノイズ等により、シフトレジスタ（ＳＦＴ）９ノ出力ハ
ルスが８クロツク毎のパルス以外のパルスを含んでしま
った場合でも、次にフレーム信号入力端子２に１クロツ
ク幅の高レベルのフレーム信号が入力されることにより
、シフトレジスタ（ＳＦＴ）９がリセット処理されるの
で、入力されたフレーム信号に同期した８クロツク毎の
パルスをシフトレジスタ（ＳＦＴ）９は出力するように
なる。
ルスが８クロツク毎のパルス以外のパルスを含んでしま
った場合でも、次にフレーム信号入力端子２に１クロツ
ク幅の高レベルのフレーム信号が入力されることにより
、シフトレジスタ（ＳＦＴ）９がリセット処理されるの
で、入力されたフレーム信号に同期した８クロツク毎の
パルスをシフトレジスタ（ＳＦＴ）９は出力するように
なる。
以上説明したように本発明のＳ／Ｐ変換回路は、データ
入力端子とＤＭＸ回路のデータ入力端子りとの間にＦＦ
回路を挿入し、かつシフトレジスタ（ＳＦＴ）のデータ
入力端子Ｄヘデータを出力する論理和回路の第１の入力
端子とフレーム入力端子との間にＦＦ回路を挿入して、
クロック入力端子を上記二つのＦＦ回路のクロック入力
端子Ｃに接続することにより、フレーム信号入力が途中
で変化した場合でも、新しいフレーム信号に同期した８
クロツク毎のシリアル／パラレル変換ヲ実行することが
でき、またフレーム信号が変化しない場合でノイズ等が
シフトレジスタの出力に重畳されたときでも、同様に次
に入力されるフレーム信号によりノイズを除去できる効
果がある。
入力端子とＤＭＸ回路のデータ入力端子りとの間にＦＦ
回路を挿入し、かつシフトレジスタ（ＳＦＴ）のデータ
入力端子Ｄヘデータを出力する論理和回路の第１の入力
端子とフレーム入力端子との間にＦＦ回路を挿入して、
クロック入力端子を上記二つのＦＦ回路のクロック入力
端子Ｃに接続することにより、フレーム信号入力が途中
で変化した場合でも、新しいフレーム信号に同期した８
クロツク毎のシリアル／パラレル変換ヲ実行することが
でき、またフレーム信号が変化しない場合でノイズ等が
シフトレジスタの出力に重畳されたときでも、同様に次
に入力されるフレーム信号によりノイズを除去できる効
果がある。
第１図は本発明のＳ／Ｐ変換回路の一実施例を示す回路
図、第２図は従来の一例を示す回路図である。 １・・・データ入力端子、２・・・フレーム入力端子、
３・・・クロック入力端子、４・・・パラレル出力端子
、５・・・デマックス（ＤＭＸ）回路、６，７・・・フ
リップフロップ（ＦＦ）回路、８・・・論理和回路、９
・・・シフトレジスタ（ＳＦＴ）。
図、第２図は従来の一例を示す回路図である。 １・・・データ入力端子、２・・・フレーム入力端子、
３・・・クロック入力端子、４・・・パラレル出力端子
、５・・・デマックス（ＤＭＸ）回路、６，７・・・フ
リップフロップ（ＦＦ）回路、８・・・論理和回路、９
・・・シフトレジスタ（ＳＦＴ）。
Claims (1)
- 【特許請求の範囲】 データ入力端子、フレーム入力端子、クロック入力端子
および所定数のパラレル出力端子を有するシリアル／パ
ラレル（Ｓ／Ｐ）変換回路において、 前記データ入力端子を端子Ｄに、前記クロック入力端子
を端子Ｃに接続する第１のフリップフロップ回路と、 前記フレーム入力端子を端子Ｄに、前記クロック入力端
子を端子Ｃに接続する第２のフリップフロップ回路と、 この第２のフリップフロップ回路の出力を第１の入力端
子に接続する論理和回路と、 この論理和回路の出力を端子Ｄに、前記フレーム入力端
子を端子Ｒに、前記クロック入力端子を端子Ｃ、かつ出
力端子Ｑ８を前記論理和回路の第２の入力端子にそれぞ
れ接続するシフトレジスタと、 前記第１のフリップフロップ回路の出力端子Ｑを入力端
子Ｄに、前記論理和回路の出力を端子ＥＬに、前記クロ
ック入力端子を端子Ｃに、かつ出力端子Ｑ１−Ｑ８を前
記パラレル出力端子にそれぞれ接続して多重化信号を復
元するデマックス回路とを有する ことを特徴とするシリアル／パラレル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29584990A JPH04168810A (ja) | 1990-11-01 | 1990-11-01 | シリアル／パラレル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29584990A JPH04168810A (ja) | 1990-11-01 | 1990-11-01 | シリアル／パラレル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04168810A true JPH04168810A (ja) | 1992-06-17 |
Family
ID=17825987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29584990A Pending JPH04168810A (ja) | 1990-11-01 | 1990-11-01 | シリアル／パラレル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04168810A (ja) |
-
1990
- 1990-11-01 JP JP29584990A patent/JPH04168810A/ja active Pending
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