JPH04137914A - Ｐｌｌシンセサイザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、周波数の制御が容易かつ高精度に行なえるＰ
ＬＬシンセサイザに関する。

〈従来の技術〉 従来のＰＬＬシンセサイザでは、電圧制御発振器（以下
ＶＣＯという）の出力周波数を制御するための位相誤差
信号を取り出すため、基準信号と帰還信号との間で乗算
を行なうことによって位相比較を行なっていた。

しかし、乗算によって位相比較を行なっているため、位
相比較成分以外に高周波成分か生しる。

この高周波成分を抑制するために、ループ内にＬＰＦが
必要となる。このため、周波数の切り換え時間はループ
内のＬＰＦの時定数よりも短くすることは不可能であり
、通常は数＋ｍ５ｅｃ〜数ｓｅｃとかなり遅い。これを
速くしようとすると、ＶＣＯ出力信号の周波数安定性は
劣化する。逆に、ＬＰＦの帯域幅を狭くすると、安定し
た出力か“得られる反面、時定数は大きくなり周波数の
切り換え時間は長くなる。

尚、これらの問題点を考慮したディジタルＰＬＬシンセ
サイザについて、電子情報通信学会論文誌１９９０年２
月号第９５頁以下に提案かなされている。

この提案は、ＶＣＯ以外の低周波部分をディジタル信号
処理（ＤＳＰ）に置き換えたハイブリット型ＰＬＬンン
セサイサである。すなわち、信号処理により与えられた
基準信号の位相成分と帰還信号の位［１１成分との減算
によって位相誤差成分を検出する。このため従来は不可
避であった高周波成分か発生しない。この結果、不用高
周波成分除去のためのＬＰＦか不用になり、ループの応
答特性が改善される。

〈発明か解決しようとする課題〉 この提案では、モジュロＮ周波数カウンタのモジュロ値
Ｎと１／Ｎ乗算器のＮを切り換えることによって周波数
切り換えが実現されている。１／Ｎ乗算器は、モジュロ
Ｎ周波数カウンタのモジュロ値Ｎを切り換えたときに位
相比較器で比較している位相の分解能かモジュロ値に依
存して変化するため、これを正規化するために必要であ
る。このような理由により、この提案の方式ではモジュ
ロＮ周波数カウンタ以外に正規化のための１／Ｎ乗算器
か必要になる。

しかし、１／Ｎ乗算器で正規化をするため、正規化の際
にまるめ誤差か生しるという問題かあった。

本発明は上記した課題を解決するためになされたちので
あって、その目的は、周波数の制御か高速に行なえ、ス
プリアスを発生せずに安定した出力か得られるＰＬＬシ
ンセザイサを実現することを目的とする。

く課題を解決するための手段〉 上記した課題を解決する本発明は、基準位相信号のと帰
還位相信号の減算により位相誤差成分を検出し、この位
相誤差成分に基づいて電圧制御発振器を駆動するＰＬＬ
シンセサイサであって、位相の増加分か可変に構成され
た基準位相信号発生手段と、 位相の増加分が可変に構成された帰還位相信号発生手段
とを備えたものである。

く作用〉 本発明のＰＬＬシンセサイサにおいて、基準信号をクロ
ックとする位相アキュムレータにおいて計算された基準
位相と、電圧制御発振器の出力をクロックとする位相ア
キュムレータによりＪ１算された帰還位相とかディノタ
ル減算により位相比較され、位相差にｉｌｌ当する値の
アナログ値により電圧制御発振器か駆動される。これに
より、電圧制御発振器の出力周波数かデイ−・タルＰＬ
Ｌ制御される。この場合、両位相アキュムレータは外部
から′ｊ、えられるデータにより位０１の増加分か可変
に構成されているため、別途に正規化のための回路を必
要とせす、まｔ：正規化のためのまるめ誤差を生ずるこ
となく、電圧制御発振器の出力を幅広く変更することか
可能になる。

〈実施例〉 以下図面を参照して、本発明の実施例を詳細に説明する
。

第１図は本発明の一実施例の概略構成を示す構成図であ
る。

この図において、１は基準信号ＥＣをクロックとして外
部からのデータＮ１に基づいて位相か増加する基準位相
信号を生成する位相アキュムレータ、２は基準位相信号
θｒと帰還位相信号θＶとを位相比較する位相比較器、
３は位相比較結果θｋを補ｉＹＬで位相誤差信号θｋ　
゛を生成する補１Ｆ回路、４は位Ｉ［１誤差信号θｋ　
″をアナログ値に変換するＤ／Ａ変換器、５はアナログ
値にされた位相誤差信号に基ついて発振周波数か変化す
るＶ６Ｏ１３はＶＣＯ５の出力をクロックとし外部から
のブタＬに基ついて位相が増加する帰還位相信号を生成
するための位を目アキュムレータ、７は位相アキュムレ
ータ６の出力信号を基準位相信号θｒと一致させるため
のサンプラーである。

ここで、本実施例装置全体のの概略動作を説明する。

位相アキュムレータ］から得られる基準位相信号θ「と
帰還位相信号θＶ　（第２図）との位相比較か、位相比
較器２て行なわれ、位相誤差信号θｋ　（θに＝θｒ−
θＶ・・・・・・■）が得られる。ここで、位相成分θ
「、θＶは共に０〜２πの周期関数であるため、　上記
０式のままてはθＶ又はθｒか２πから０に変換する度
に±２πの位相誤差（第３図■〜■）が生しることにな
る。そこで、補正回路３により、 θｋ　　−（（θｋ　　＋π）　　ｍｏｄ２πｌ　　−
πなる演算を行ない、出力範囲をＵ−π、πコに補正し
、正し、い位相誤差信号θに’（第４図）を得ている。

この位相誤差信号にはＶＣＯ制御に必要なりＣ成分以外
は含まれず、従来形のＰＬＬンンセサイザの位相比較器
のような高調波は一切存在しない。このため、高調波除
去のためのフィルタは不要となる。これにより、ＰＬＬ
の周波数切り換え時間か短くなる。

次に、ＶＣＯ５の出力信号は位相アキュムレータ６及び
サンプラー７により、帰還位相信号θνに変換される。

尚、サンプラー７によるＬ／ｆｃなるサンプリングによ
り、θｒとθＶとか同期する。

ここで、位相アキュムレータ１の発生する基準位相信号
θｒは以下のとおりである。

θｒ　−（２π／２Ｎ）Ｍ　（ｔ／ｌｃ　）ここで、 Ｎは位相アキュムレータの出力のビット数ｔｃは計数周
期 Ｍは設定データ、Ｑ＜Ｍ＜２Ｎ また、位＋１１アキュムレータ６か発生する帰還位相信
号θＶは以下のとおりである。　　θν゛＝（２π／２
Ｎ）Ｌ　（ｔ／ｌν） ここで、 ｔｖはＶＣＯ出力信号の周期 りはサンプリンクのデータ、０＜Ｌ＜２Ｎである。

ここで、基準信号とＶＣＯの出力とか同期していると、
θ「−θ■より、 ｆシー（Ｍ／Ｌ）ｆｃとなるため、この提案によるＰＬ
Ｌンンセサイサの出力は以下のような特性になる。

最低周波数：ｆｃ／Ｌ。

最高周波数：　　（２Ｎ−１）ｆｃ　／Ｌ。

ステップ　：ｆｃ／Ｌ　　　　　　　　　・・・・■（
但し、Ｌ＝１〜２　Ｎ　　　−、＞ 以下に、Ｎ＝２　（２ピント）の場合の動作例を示す。

（１）Ｍ−１，Ｌ−１とした場合、 位相アキュムレータ１における位相の増加量（Ｍ）は、
１周期（ｔｃ）につき、１　（（２π／２２）　／ｒａ
ｄ　）である（第５図参照）。

位相アキュムレータ６における位相の増加量（Ｌ　）は
、１周期（ｔｖ　）につき、１−（（２π／２２）　／
ｒａｄ　）である（第６図参照）。

また、この時のサンプリンタ周期（位相を比較する周期
）はｔｃである。

尚、この場合の出力周波数ｆｖは、上記２式より、ｆｖ
−ｆｃとなる。

（２）Ｍ−１，Ｌ−２とした場合： 位相アキュムレータ１における位相の増加量（Ｍ）は、
１周期（ｔｃ）につき、１である（第７図参照）。

位相アキュムレータ６における位相の増加量（Ｌ）は、
１周期（ｔｖ）につき、２である（第８図参照）。

また、この時のサンプリング周期（位相を比較する周期
）は２ｔｃ　　（−ｔｖ）である。

尚、この場合の出力周波数ｆｖは、上記２式より、ｆｖ
　＝　（１／２）ｆｃとなる。

（３）Ｍ＝３．Ｌ−１とした場合 位相アキュムレータ１における位Ｆ目の増加量（Ｍ）は
、１周期（ｔｃ　）につき、３である（第９図参１１？
１）。

位相アキュムレータ６における位相の増加量（Ｌ）は、
１周期（ｔｖ　）につき、１である（第１０図参照）。

また、この時のサンプリング周期（位相を比較する周期
）はｔｃ　　（＝３ｔｖ）である。

尚、この場合の出力周波数ｆｖは、上記２式より、ｆｖ
−３ｆｃとなる。

（４）Ｍ−３Ｌ−２とした場合： 位相アキュムレータｌにおける位相の増加量（Ｍ）は、
１周期（ｔｃ）につき、３である（第１１図参照）。

位相アキュムレータ６における位相の増加量（Ｌ）は、
１周期（ｔｖ）につき、２である（第１２図参照）。

また、この時のサンプリンタ周期（位相を比較する周期
）は２ｔｃ　　（＝３ｔν）である。

尚、この場合の出力周波数ｆｖは、上記■式より、ｆｖ
　＝　（１／２）ｆｃとなる。

以上詳細に説明したように、基準位相信号、帰還位相信
号を位を目アキュムレータにより生成することにより、
正規化のための特別な回路か不用になり、正規化する際
に生ずるまるめ誤差かなくなり、周波数の切り換えか容
易になった。

従って、本実施例のＰＬＬシンセサイザによれば、周波
数の制御か高速に行なえて、安定した出力が得られる。

尚、第１３図に示すように、出力周波数ｆｖを局部発振
周波数ｆ　ｍｉｘにより周波数混合して、ｆｖ　−（＝
ｆｖ　−ｆｍｉｘ　）に変換しても、同様の効果か得ら
れる。

〈発明の効果〉 以上詳細に説明したように、本発明では、基準位相信号
と帰還位相信号の減算により位相誤差成分を検出し、二
の位相誤差成分に基づいて電圧制御発振器を駆動するＰ
ＬＬシンセサイザであって、位相の増加分が可変に構成
された基準位）目信号発生手段と、 位相の増加分か可変に構成された帰還位相信号発生手段
とを備えるようにした。

この結果、位）［］アキュムレータにおいて計算された
基準位相と、位相アキュムレータにより計算された帰還
位相とかディジタル減算により位相比較され、位相差に
相当する値のアナログ値により電圧制御発振器か駆動さ
れる。これにより、電圧制御発振器の出力周波数かディ
ジタルＰＬＬ制御される。この場合、両番位相アキュム
レータは外部から与えられるデータにより位相の増加分
が可変に構成されているため、正規化の回路を必要とし
ないので正規化のためのまるめ誤差を生ずることがなく
、電圧制御発振器の出力を幅広く変更することか可能に
なる。

従って、周波数の制御が高速に行なえ、スプリアスを発
生せずに安定した出力が得られるＰＬＬシンセサイザを
実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例のＰＬＬシンセサイザの構成
を示す構成図、 第２図は第１図に示した実施例の位相比較の説明図、 第３図は第１図に示した実施例のＰＬＬシンセサイザの
動作説明図、 第４図は第１図に示した実施例のＰＬＬシンセサイザの
動作説明図、 第５図は第１図に示した実施例のＰＬＬシンセサイザの
基準位相の説明図、 第６図は第１図に示した実施例のＰＬＬシンセサイザの
帰還信号の位相の説明図、 第７図は第１図に示した実施例のＰＬＬシンセサイザの
基準位相の説明図、 第８図は第１図に示した実施例のＰＬＬシンセサイザの
帰還信号の位相の説明図、 第９図は第１図に示した実施例のＰＬＬシンセサイザの
基準位相の説明図、 第１０図は第１図に示した実施例のＰＬＬシンセサイザ
の帰還信号の位相の説明図、 第１１図は第１図に示した実施例のＰＬＬシンセサイザ
の基準位相の説明図、 第】２図は第１図に示した実施例のＰＬＬシンセサイザ
の帰還信号の位相の説明図、 第１３図は本発明の他の実施例の構成を示す構成図であ
る。 １・・位相アキュムレータ ２・・位相比較器　　　　３　補正回路４・Ｄ／Ａ変換
器　　　５・■ＣＯ ６・・位相アキュムレータ ７　サンブラ

Claims (1)

1. 【特許請求の範囲】 基準位相信号と帰還位相信号の減算により位相誤差成分
   を検出し、この位相誤差成分に基づいて電圧制御発振器
   を駆動するＰＬＬシンセサイザであって、 位相の増加分が可変に構成された基準位相信号発生手段
   と、 位相の増加分が可変に構成された帰還位相信号発生手段
   とを備えたことを特徴とするＰＬＬシンセサイザ。