JPH06314929A - ダイレクトディジタル方式シンセサイザ - Google Patents
ダイレクトディジタル方式シンセサイザInfo
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- JPH06314929A JPH06314929A JP12518993A JP12518993A JPH06314929A JP H06314929 A JPH06314929 A JP H06314929A JP 12518993 A JP12518993 A JP 12518993A JP 12518993 A JP12518993 A JP 12518993A JP H06314929 A JPH06314929 A JP H06314929A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】ダイレクトディジタル方式シンセサイザの出力
周波数の広帯域化，高精度化を実現し、かつ、小形化を
実現する。 【構成】基準発振回路１の出力クロックｆCLK を１／
２，１／４に分周して出力するカウンタ２を設け、位相
ステップ情報Δθを４倍して数値制御発振器（ＮＣＯ）
６に入力し、ｆCLK ／４のタイミングに従って積算し、
２πで除した剰余Σ４・Δθを出力させる。４相並列演
算回路８によりΣ４・Δθに−Δθ，Δθ，２・Δθを
並列加算しｆCLK ／４のタイミングで位相情報を取り出
し、切替回路９でΣΔθを出力させ、レジスタ１０で位
相情報θを得るように構成した。
周波数の広帯域化，高精度化を実現し、かつ、小形化を
実現する。 【構成】基準発振回路１の出力クロックｆCLK を１／
２，１／４に分周して出力するカウンタ２を設け、位相
ステップ情報Δθを４倍して数値制御発振器（ＮＣＯ）
６に入力し、ｆCLK ／４のタイミングに従って積算し、
２πで除した剰余Σ４・Δθを出力させる。４相並列演
算回路８によりΣ４・Δθに−Δθ，Δθ，２・Δθを
並列加算しｆCLK ／４のタイミングで位相情報を取り出
し、切替回路９でΣΔθを出力させ、レジスタ１０で位
相情報θを得るように構成した。
Description
【０００１】
【産業上の利用分野】本発明は、通信機器に用いられ
る、ダイレクトディジタル方式シンセサイザの改良に関
するものである。
る、ダイレクトディジタル方式シンセサイザの改良に関
するものである。
【０００２】
【従来の技術】高精度の出力周波数を得る周波数シンセ
サイザに広く応用されている基本構成として、位相同期
ループ（ＰＬＬ；Ｐhase Ｌocked Ｌoop ）構成があ
る。ＰＬＬ構成は、比較的小規模の回路で水晶発振子を
用いた高精度の基準発振源に位相同期した出力周波数が
得られるという、回路規模，周波数精度の両面で大きな
利点を有している。しかしながら、ＰＬＬ構成は負帰還
の制御ループであるため、周波数シンセサイザ出力の信
号対雑音比（Ｃ／Ｎ）とループの応答速度とは相反的な
関係がある。従って、ＴＤＭ（Ｔime Ｄivision Ｍulti
plex）通信や、周波数ホッピング通信等のように、短い
バースト区間毎に高速に周波数切替を行う必要がある場
合、周波数切替動作の応答速度を高めようとすると、系
の帯域が広くなり出力のＣ／Ｎが低下するという問題が
生ずる。
サイザに広く応用されている基本構成として、位相同期
ループ（ＰＬＬ；Ｐhase Ｌocked Ｌoop ）構成があ
る。ＰＬＬ構成は、比較的小規模の回路で水晶発振子を
用いた高精度の基準発振源に位相同期した出力周波数が
得られるという、回路規模，周波数精度の両面で大きな
利点を有している。しかしながら、ＰＬＬ構成は負帰還
の制御ループであるため、周波数シンセサイザ出力の信
号対雑音比（Ｃ／Ｎ）とループの応答速度とは相反的な
関係がある。従って、ＴＤＭ（Ｔime Ｄivision Ｍulti
plex）通信や、周波数ホッピング通信等のように、短い
バースト区間毎に高速に周波数切替を行う必要がある場
合、周波数切替動作の応答速度を高めようとすると、系
の帯域が広くなり出力のＣ／Ｎが低下するという問題が
生ずる。
【０００３】この問題を解決する方法の一つに、ダイレ
クトディジタル方式シンセサイザ（Ｄirect Ｄigital
Ｓynthesizer；ＤＤＳ）を用いたＤＤＳ方式高速シンセ
サイザがある。ＤＤＳ方式高速シンセサイザは、ＤＤＳ
回路がＰＬＬ構成のようなフィードバックループをもた
ないため、周波数切替時間の高速化が可能である。図７
は従来用いられているＤＤＳ回路の構成図である。図に
おいて、１０１は基準クロックｆCLK を出力する基準発
振回路、１０２は位相ステップ情報Δθを、ｆCLK のタ
イミングに従って出力するレジスタ、１０３はΔθをｆ
CLK のタイミングに従ってmodulo２N （Ｎは自然数）で
積算し、位相情報θを出力する数値制御発振器（Ｎumer
ical Ｃontrolled Ｏscillator ；ＮＣＯ）、１０４及
び１０５は該ＮＣＯの出力値θをアドレスとしてそれぞ
れ予め記憶した余弦波形及び正弦波形の１サイクル（０
°〜３６０°）の振幅データを順次に読み出すことので
きるＲＯＭ、１０６及び１０７はそれぞれＲＯＭ１０４
及びＲＯＭ１０５の出力値をアナログ電圧の信号に変換
するＤ／Ａ変換器、１０８及び１０９はそれぞれＤ／Ａ
変換器１０６及びＤ／Ａ変換器１０７の出力に含まれる
高調波成分を除去し、所望の信号を出力する低域ろ波器
（Ｌow ＰassＦilter ；ＬＰＦ）である。
クトディジタル方式シンセサイザ（Ｄirect Ｄigital
Ｓynthesizer；ＤＤＳ）を用いたＤＤＳ方式高速シンセ
サイザがある。ＤＤＳ方式高速シンセサイザは、ＤＤＳ
回路がＰＬＬ構成のようなフィードバックループをもた
ないため、周波数切替時間の高速化が可能である。図７
は従来用いられているＤＤＳ回路の構成図である。図に
おいて、１０１は基準クロックｆCLK を出力する基準発
振回路、１０２は位相ステップ情報Δθを、ｆCLK のタ
イミングに従って出力するレジスタ、１０３はΔθをｆ
CLK のタイミングに従ってmodulo２N （Ｎは自然数）で
積算し、位相情報θを出力する数値制御発振器（Ｎumer
ical Ｃontrolled Ｏscillator ；ＮＣＯ）、１０４及
び１０５は該ＮＣＯの出力値θをアドレスとしてそれぞ
れ予め記憶した余弦波形及び正弦波形の１サイクル（０
°〜３６０°）の振幅データを順次に読み出すことので
きるＲＯＭ、１０６及び１０７はそれぞれＲＯＭ１０４
及びＲＯＭ１０５の出力値をアナログ電圧の信号に変換
するＤ／Ａ変換器、１０８及び１０９はそれぞれＤ／Ａ
変換器１０６及びＤ／Ａ変換器１０７の出力に含まれる
高調波成分を除去し、所望の信号を出力する低域ろ波器
（Ｌow ＰassＦilter ；ＬＰＦ）である。
【０００４】以上の構成において、ＤＤＳ回路による発
振周波数ｆDDS を数式で表す。まず、ｆDDS とその周期
ＴDDS は次式の関係にある。
振周波数ｆDDS を数式で表す。まず、ｆDDS とその周期
ＴDDS は次式の関係にある。
【０００５】
【数１】 また、ＮＣＯ１０３の周期ＴNCO は次式で表せる。
【０００６】
【数２】 ここで、ＲＯＭ１０４及びＲＯＭ１０５は、ＮＣＯの周
期ＴNCO でｆDDS の１周期分の振幅データを出力するの
で次式が成立する。 ＴNCO ＝ＴDDS 〔秒〕 ……………………（３） 式（１），（２），（３）より、ｆDDS とｆCLK の関係
は次式のようになる。
期ＴNCO でｆDDS の１周期分の振幅データを出力するの
で次式が成立する。 ＴNCO ＝ＴDDS 〔秒〕 ……………………（３） 式（１），（２），（３）より、ｆDDS とｆCLK の関係
は次式のようになる。
【０００７】
【数３】 式（４）より、ＤＤＳ回路の発振周波数ｆDDS を高周波
数化し、広帯域化するためには、基準クロックｆCLK を
高速化すればよいことがわかる。
数化し、広帯域化するためには、基準クロックｆCLK を
高速化すればよいことがわかる。
【０００８】
【発明が解決しようとする課題】しかしながら、ＮＣＯ
１０３は負帰還構成であり、かつ、基準クロックｆCLK
で演算処理しているので、ｆCLK の高速化には限界が生
じる。また、式（４）におけるＮの値を大きくすれば最
小ステップ周波数をより小さく設定でき、高精度の信号
が得られるが、ＮＣＯ１０３の回路規模が増大し、ｆ
CLK を高速化する場合と同様に、ＮＣＯ１０３の演算処
理時間に限界が生じる。従って、従来の構成において
は、出力周波数ｆDDS の広帯域化及び高精度化が困難で
ある。
１０３は負帰還構成であり、かつ、基準クロックｆCLK
で演算処理しているので、ｆCLK の高速化には限界が生
じる。また、式（４）におけるＮの値を大きくすれば最
小ステップ周波数をより小さく設定でき、高精度の信号
が得られるが、ＮＣＯ１０３の回路規模が増大し、ｆ
CLK を高速化する場合と同様に、ＮＣＯ１０３の演算処
理時間に限界が生じる。従って、従来の構成において
は、出力周波数ｆDDS の広帯域化及び高精度化が困難で
ある。
【０００９】本発明は、前記従来の構成において、出力
周波数の広帯域化，高精度化にともなうＮＣＯの演算処
理速度の問題を取除き、小形化，ＩＣ化に適したダイレ
クトディジタル方式シンセサイザを提供することを目的
とする。
周波数の広帯域化，高精度化にともなうＮＣＯの演算処
理速度の問題を取除き、小形化，ＩＣ化に適したダイレ
クトディジタル方式シンセサイザを提供することを目的
とする。
【００１０】
【課題を解決するための手段】本発明のダイレクトディ
ジタル方式シンセサイザは、基準クロックｆCLK を出力
する基準発振回路と、前記基準クロックｆCLK を分周し
ｆCLK ／２，ｆCLK ／４を出力するカウンタと、外部よ
り設定される位相ステップ情報Δθを前記基準クロック
ｆCLK のタイミングで出力する第１のレジスタと、前記
位相ステップ情報Δθを（−１）倍して−Δθを出力す
る｛×（−１）｝回路と、前記位相ステップ情報Δθを
４倍して４・Δθを出力する（×４）回路と、該（×
４）回路の出力値４・Δθを、前記カウンタの出力値ｆ
CLK ／４のタイミングに従って積算し、２π（ラジア
ン）で除したときの剰余Σ４・Δθを出力する数値制御
発振器と、前記第１のレジスタの出力値Δθを２倍して
２・Δθを出力する（×２）回路と、前記｛×（−
１）｝回路の出力−Δθと、前記数値制御発振器の出力
値Σ４・Δθと、前記第１のレジスタの出力値Δθと、
前記（×２）回路の出力値２・Δθとを入力として、並
列に演算を行いΣ４・Δθ−Δθ，Σ４・Δθ，Σ４・
Δθ＋Δθ，Σ４・Δθ＋２・Δθの位相情報を出力す
る４相並列演算回路と、該４相並列演算回路の出力であ
る位相情報Σ４・Δθ−Δθ，Σ４・Δθ，Σ４・Δθ
＋Δθ，Σ４・Δθ＋２・Δθを、前記カウンタの出力
ｆCLK ／２，ｆCLK ／４のタイミングに従ってΣΔθと
して出力する第１の切替回路と、該第１の切替回路の出
力値ΣΔθを前記基準クロックｆCLK のタイミングに従
って位相情報θとして出力する第２のレジスタと、該第
２のレジスタの出力値θをアドレスとして、予め記憶し
た余弦波形の１サイクル（０°〜３６０°）の振幅デー
タを順次読み出すことのできる第１のＲＯＭと、前記第
２のレジスタの出力値θをアドレスとして、予め記憶し
た正弦波形の１サイクル（０°〜３６０°）の振幅デー
タを読み出すことのできる第２のＲＯＭと、前記第１の
ＲＯＭからの出力をアナログ電圧の信号に変換する第１
のＤ／Ａ変換器と、前記第２のＲＯＭからの出力をアナ
ログ電圧の信号に変換する第２のＤ／Ａ変換器と、前記
第１のＤ／Ａ変換器の出力の高調波成分を除去する第１
の低域ろ波器と、前記第２のＤ／Ａ変換器の出力の高調
波成分を除去する第２の低域ろ波器と、を備えたことを
特徴とするものである。
ジタル方式シンセサイザは、基準クロックｆCLK を出力
する基準発振回路と、前記基準クロックｆCLK を分周し
ｆCLK ／２，ｆCLK ／４を出力するカウンタと、外部よ
り設定される位相ステップ情報Δθを前記基準クロック
ｆCLK のタイミングで出力する第１のレジスタと、前記
位相ステップ情報Δθを（−１）倍して−Δθを出力す
る｛×（−１）｝回路と、前記位相ステップ情報Δθを
４倍して４・Δθを出力する（×４）回路と、該（×
４）回路の出力値４・Δθを、前記カウンタの出力値ｆ
CLK ／４のタイミングに従って積算し、２π（ラジア
ン）で除したときの剰余Σ４・Δθを出力する数値制御
発振器と、前記第１のレジスタの出力値Δθを２倍して
２・Δθを出力する（×２）回路と、前記｛×（−
１）｝回路の出力−Δθと、前記数値制御発振器の出力
値Σ４・Δθと、前記第１のレジスタの出力値Δθと、
前記（×２）回路の出力値２・Δθとを入力として、並
列に演算を行いΣ４・Δθ−Δθ，Σ４・Δθ，Σ４・
Δθ＋Δθ，Σ４・Δθ＋２・Δθの位相情報を出力す
る４相並列演算回路と、該４相並列演算回路の出力であ
る位相情報Σ４・Δθ−Δθ，Σ４・Δθ，Σ４・Δθ
＋Δθ，Σ４・Δθ＋２・Δθを、前記カウンタの出力
ｆCLK ／２，ｆCLK ／４のタイミングに従ってΣΔθと
して出力する第１の切替回路と、該第１の切替回路の出
力値ΣΔθを前記基準クロックｆCLK のタイミングに従
って位相情報θとして出力する第２のレジスタと、該第
２のレジスタの出力値θをアドレスとして、予め記憶し
た余弦波形の１サイクル（０°〜３６０°）の振幅デー
タを順次読み出すことのできる第１のＲＯＭと、前記第
２のレジスタの出力値θをアドレスとして、予め記憶し
た正弦波形の１サイクル（０°〜３６０°）の振幅デー
タを読み出すことのできる第２のＲＯＭと、前記第１の
ＲＯＭからの出力をアナログ電圧の信号に変換する第１
のＤ／Ａ変換器と、前記第２のＲＯＭからの出力をアナ
ログ電圧の信号に変換する第２のＤ／Ａ変換器と、前記
第１のＤ／Ａ変換器の出力の高調波成分を除去する第１
の低域ろ波器と、前記第２のＤ／Ａ変換器の出力の高調
波成分を除去する第２の低域ろ波器と、を備えたことを
特徴とするものである。
【００１１】さらに、上記のダイレクトディジタル方式
シンセサイザにおいて、前記第１のＲＯＭ及び第２のＲ
ＯＭを、前記第２のレジスタの出力値θの最上位ビット
に従い、該出力値θの最上位ビットを除く値もしくはそ
の補数値をθ’（０≦θ’≦π）として出力する補数切
替回路と、該補数切替回路の出力値θ’を一方の入力と
し、π／２（ラジアン）をもう一方の入力として減算処
理を行い、θ’−π／２を出力する加算器と、前記補数
切替回路の出力値θ’をアドレスとして、予め記憶した
余弦波形の半サイクル（０°〜１８０°）の振幅データ
を順次読み出すことのできる第３のＲＯＭと、前記加算
器の出力値θ’−π／２をアドレスとして、前記第３の
ＲＯＭと同じデータを記憶し、順次読み出すことのでき
る第４のＲＯＭと、に置き換えたことを特徴とするもの
である。
シンセサイザにおいて、前記第１のＲＯＭ及び第２のＲ
ＯＭを、前記第２のレジスタの出力値θの最上位ビット
に従い、該出力値θの最上位ビットを除く値もしくはそ
の補数値をθ’（０≦θ’≦π）として出力する補数切
替回路と、該補数切替回路の出力値θ’を一方の入力と
し、π／２（ラジアン）をもう一方の入力として減算処
理を行い、θ’−π／２を出力する加算器と、前記補数
切替回路の出力値θ’をアドレスとして、予め記憶した
余弦波形の半サイクル（０°〜１８０°）の振幅データ
を順次読み出すことのできる第３のＲＯＭと、前記加算
器の出力値θ’−π／２をアドレスとして、前記第３の
ＲＯＭと同じデータを記憶し、順次読み出すことのでき
る第４のＲＯＭと、に置き換えたことを特徴とするもの
である。
【００１２】さらに、上記のダイレクトディジタル方式
シンセサイザにおいて、前記第３のＲＯＭ及び第４のＲ
ＯＭを、前記補数切替回路の出力値θ’と、前記加算器
の出力値θ’−π／２を入力し、基準クロックｆCLK の
極性に従って交互に切替えて出力する第２の切替回路
と、該第２の切替回路の出力値をアドレスとして、予め
記憶した余弦波形の半サイクル（０°〜１８０°）の振
幅データを順次読み出すことのできる第５のＲＯＭと、
該第５のＲＯＭの出力を、前記第２の切替回路と同じタ
イミングで出力先を切替る第３の切替回路と、に置き換
えたことを特徴とするものである。
シンセサイザにおいて、前記第３のＲＯＭ及び第４のＲ
ＯＭを、前記補数切替回路の出力値θ’と、前記加算器
の出力値θ’−π／２を入力し、基準クロックｆCLK の
極性に従って交互に切替えて出力する第２の切替回路
と、該第２の切替回路の出力値をアドレスとして、予め
記憶した余弦波形の半サイクル（０°〜１８０°）の振
幅データを順次読み出すことのできる第５のＲＯＭと、
該第５のＲＯＭの出力を、前記第２の切替回路と同じタ
イミングで出力先を切替る第３の切替回路と、に置き換
えたことを特徴とするものである。
【００１３】
〔構成〕図１は本発明における第１の実施例を示す構成
例図である。図中、１は基準発振回路であり基準クロッ
クｆCLK を出力する。２はカウンタであり、前記基準ク
ロックｆCLK を分周して、ｆCLK ／２，ｆCLK ／４を出
力する。３はレジスタであり、外部より設定される位相
増加量ステップ値（ディジタル値）Δθを前記ｆCLK の
タイミングで出力する。４は｛×（−１）｝回路であ
り、レジスタ３の出力値Δθを（−１）倍して、−Δθ
を出力する。−ΔθはΔθの２の補数で表現できるの
で、該回路は反転回路と加算器で容易に構成できる。５
は（×４）回路であり、レジスタ３の出力値Δθを４倍
して、４・Δθを出力する。該回路は２ビット上位側へ
のシフト配線で容易に構成できる。
例図である。図中、１は基準発振回路であり基準クロッ
クｆCLK を出力する。２はカウンタであり、前記基準ク
ロックｆCLK を分周して、ｆCLK ／２，ｆCLK ／４を出
力する。３はレジスタであり、外部より設定される位相
増加量ステップ値（ディジタル値）Δθを前記ｆCLK の
タイミングで出力する。４は｛×（−１）｝回路であ
り、レジスタ３の出力値Δθを（−１）倍して、−Δθ
を出力する。−ΔθはΔθの２の補数で表現できるの
で、該回路は反転回路と加算器で容易に構成できる。５
は（×４）回路であり、レジスタ３の出力値Δθを４倍
して、４・Δθを出力する。該回路は２ビット上位側へ
のシフト配線で容易に構成できる。
【００１４】６はＮＣＯであり、カウンタ２の出力であ
るｆCLK ／４のタイミングに従って（×４）回路５の出
力値４・Δθを、modulo２M （Ｍは自然数）で積算し、
Σ４・Δθを出力する。該回路は加算器とレジスタとで
容易に構成できる。７は（×２）回路であり、レジスタ
３の出力Δθを２倍して２・Δθを出力する。該回路は
１ビット上位側へのシフト配線で容易に構成できる。８
は４相並列演算回路であり、｛×（−１）｝回路４の出
力値−Δθ、ＮＣＯ６の出力値Σ４・Δθ、レジスタ３
の出力値Δθ、及び（×２）回路７の出力値２・Δθを
入力として並列演算処理し、カウンタ２の出力ｆCLK ／
４のタイミングに従って、Σ４・Δθ−Δθ，Σ４・Δ
θ，Σ４・Δθ＋Δθ，Σ４・Δθ＋２・Δθを出力す
る。該回路は加算器とレジスタで容易に構成できる。
るｆCLK ／４のタイミングに従って（×４）回路５の出
力値４・Δθを、modulo２M （Ｍは自然数）で積算し、
Σ４・Δθを出力する。該回路は加算器とレジスタとで
容易に構成できる。７は（×２）回路であり、レジスタ
３の出力Δθを２倍して２・Δθを出力する。該回路は
１ビット上位側へのシフト配線で容易に構成できる。８
は４相並列演算回路であり、｛×（−１）｝回路４の出
力値−Δθ、ＮＣＯ６の出力値Σ４・Δθ、レジスタ３
の出力値Δθ、及び（×２）回路７の出力値２・Δθを
入力として並列演算処理し、カウンタ２の出力ｆCLK ／
４のタイミングに従って、Σ４・Δθ−Δθ，Σ４・Δ
θ，Σ４・Δθ＋Δθ，Σ４・Δθ＋２・Δθを出力す
る。該回路は加算器とレジスタで容易に構成できる。
【００１５】９は切替回路であり、４相並列演算回路８
の出力Σ４・Δθ−Δθ，Σ４・Δθ，Σ４・Δθ＋Δ
θ，Σ４・Δθ＋２・Δθを、カウンタ２の出力ｆCLK
／２，ｆCLK ／４のタイミングに従って、ΣΔθとして
順次切替え出力する。１０はレジスタであり、切替回路
９の出力値ΣΔθを、基準クロックｆCLK のタイミング
に従って位相情報θとして出力する。１１，１２はＲＯ
Ｍ（Ｒead Ｏnly Ｍemory ）であり、それぞれ予め記憶
した余弦波形，正弦波形の１サイクル（０°〜３６０
°）の振幅データを、レジスタ１０の出力値θをアドレ
スとして順次読み出す。１３，１４はＤ／Ａ変換器であ
り、それぞれＲＯＭ１１，ＲＯＭ１２の出力値をアナロ
グ電圧の信号に変換して出力する。１５，１６はＬＰＦ
であり、それぞれＤ／Ａ変換器１３，Ｄ／Ａ変換器１４
の出力に含まれる高調波成分を除去し、ＬＰＦ１５から
余弦波；Ｉ＝ｃｏｓ（Δθ・ｆCLK ・ｔ）、ＬＰＦ１６
から正弦波；Ｑ＝ｓｉｎ（Δθ・ｆCLK ・ｔ）をそれぞ
れ出力する。
の出力Σ４・Δθ−Δθ，Σ４・Δθ，Σ４・Δθ＋Δ
θ，Σ４・Δθ＋２・Δθを、カウンタ２の出力ｆCLK
／２，ｆCLK ／４のタイミングに従って、ΣΔθとして
順次切替え出力する。１０はレジスタであり、切替回路
９の出力値ΣΔθを、基準クロックｆCLK のタイミング
に従って位相情報θとして出力する。１１，１２はＲＯ
Ｍ（Ｒead Ｏnly Ｍemory ）であり、それぞれ予め記憶
した余弦波形，正弦波形の１サイクル（０°〜３６０
°）の振幅データを、レジスタ１０の出力値θをアドレ
スとして順次読み出す。１３，１４はＤ／Ａ変換器であ
り、それぞれＲＯＭ１１，ＲＯＭ１２の出力値をアナロ
グ電圧の信号に変換して出力する。１５，１６はＬＰＦ
であり、それぞれＤ／Ａ変換器１３，Ｄ／Ａ変換器１４
の出力に含まれる高調波成分を除去し、ＬＰＦ１５から
余弦波；Ｉ＝ｃｏｓ（Δθ・ｆCLK ・ｔ）、ＬＰＦ１６
から正弦波；Ｑ＝ｓｉｎ（Δθ・ｆCLK ・ｔ）をそれぞ
れ出力する。
【００１６】図４は図１の４相並列演算回路８の詳細を
示す一構成例図である。図中、８１，８２，８３は加算
器であり、それぞれＮＣＯ６の出力Σ４・Δθを一方の
入力とし、もう一方の入力をそれぞれ−Δθ，Δθ，２
・Δθとして加算演算し、Σ４・Δθ−Δθ，Σ４・Δ
θ＋Δθ，Σ４・Δθ＋２・Δθをそれぞれ出力する。
８４はレジスタであり、加算器８１の出力Σ４・Δθ−
Δθ，ＮＣＯ６の出力Σ４・Δθ，加算器８２の出力Σ
４・Δθ＋Δθ，加算器８３の出力Σ４・Δθ＋２・Δ
θを、カウンタ２からのクロックｆCLK ／４のタイミン
グに従って出力する。
示す一構成例図である。図中、８１，８２，８３は加算
器であり、それぞれＮＣＯ６の出力Σ４・Δθを一方の
入力とし、もう一方の入力をそれぞれ−Δθ，Δθ，２
・Δθとして加算演算し、Σ４・Δθ−Δθ，Σ４・Δ
θ＋Δθ，Σ４・Δθ＋２・Δθをそれぞれ出力する。
８４はレジスタであり、加算器８１の出力Σ４・Δθ−
Δθ，ＮＣＯ６の出力Σ４・Δθ，加算器８２の出力Σ
４・Δθ＋Δθ，加算器８３の出力Σ４・Δθ＋２・Δ
θを、カウンタ２からのクロックｆCLK ／４のタイミン
グに従って出力する。
【００１７】次に、図２は本発明における第２の実施例
を示す構成例図である。図２の構成要素の１〜１０，１
３〜１６は図１と同一である。１７は補数切替回路であ
り、レジスタ１０の出力値θの最上位ビットが極性ビッ
トＣとして入力され、該極性ビットＣで制御される。Ｃ
＝“０”のときθの最上位ビットを除くデータを、ま
た、Ｃ＝“１”のとき該データの１の補数値を、それぞ
れ切替えθ’として出力する機能を有する。同機能は排
他的論理和回路を用いて容易に構成できる。１８は加算
器であり、補数切替回路１７の出力値θ’（加算値）を
一方の入力とし、π／２ラジアン（減算値）をもう一方
の入力として加算演算して（θ’−π／２）を出力す
る。１１’はＲＯＭであり、予め記憶した余弦波形の半
サイクル（０〜１８０°）の振幅データを、補数切替回
路１７の出力値θ’をアドレスとして順次読み出す。１
２’はＲＯＭであり、予め記憶したＲＯＭ１１’と同じ
データを、加算器１８の出力値（θ’−π／２）をアド
レスとして順次読み出す。
を示す構成例図である。図２の構成要素の１〜１０，１
３〜１６は図１と同一である。１７は補数切替回路であ
り、レジスタ１０の出力値θの最上位ビットが極性ビッ
トＣとして入力され、該極性ビットＣで制御される。Ｃ
＝“０”のときθの最上位ビットを除くデータを、ま
た、Ｃ＝“１”のとき該データの１の補数値を、それぞ
れ切替えθ’として出力する機能を有する。同機能は排
他的論理和回路を用いて容易に構成できる。１８は加算
器であり、補数切替回路１７の出力値θ’（加算値）を
一方の入力とし、π／２ラジアン（減算値）をもう一方
の入力として加算演算して（θ’−π／２）を出力す
る。１１’はＲＯＭであり、予め記憶した余弦波形の半
サイクル（０〜１８０°）の振幅データを、補数切替回
路１７の出力値θ’をアドレスとして順次読み出す。１
２’はＲＯＭであり、予め記憶したＲＯＭ１１’と同じ
データを、加算器１８の出力値（θ’−π／２）をアド
レスとして順次読み出す。
【００１８】次に、図３は本発明における第３の実施例
を示す構成例図である。図３の構成要素の１〜１０，１
３〜１８及び１１’は図２と同一である。１９は切替回
路であり、補数切替回路１７の出力値θ’と加算器１８
の出力値（θ’−π／２）を入力値とし、基準クロック
ｆCLK の極性によって、ｆCLK ＝“１”の場合はθ’
を、ｆCLK ＝“０”の場合は（θ’−π／２）を交互に
切替え出力する。θ’及び（θ’−π／２）はｆCLK に
よってＲＯＭ１１’に交互に入力されるので、ＲＯＭ１
１’はθ’及び（θ’−π／２）に対する波形データを
交互に出力する。２０は切替回路であり、ＲＯＭ１１’
の出力値を、切替回路１９と同じ切替タイミングで、余
弦波形データ，正弦波形データに振り分けて出力する。
を示す構成例図である。図３の構成要素の１〜１０，１
３〜１８及び１１’は図２と同一である。１９は切替回
路であり、補数切替回路１７の出力値θ’と加算器１８
の出力値（θ’−π／２）を入力値とし、基準クロック
ｆCLK の極性によって、ｆCLK ＝“１”の場合はθ’
を、ｆCLK ＝“０”の場合は（θ’−π／２）を交互に
切替え出力する。θ’及び（θ’−π／２）はｆCLK に
よってＲＯＭ１１’に交互に入力されるので、ＲＯＭ１
１’はθ’及び（θ’−π／２）に対する波形データを
交互に出力する。２０は切替回路であり、ＲＯＭ１１’
の出力値を、切替回路１９と同じ切替タイミングで、余
弦波形データ，正弦波形データに振り分けて出力する。
【００１９】（作用）図１，図４に示した構成例の作用
を図５を用いて説明する。図５は、図１におけるＮＣＯ
６の出力値Σ４・Δθ（破線）及び切替回路９の出力値
ΣΔθ（実線）の時間変化例を示した波形図である。
今、時刻Ｔ0 において、ＮＣＯ６の出力値Σ４・Δθ＝
０とする。以降、ＮＣＯ６はクロック信号ｆCLK ／４の
１周期毎（４／ｆCLK ）に４・Δθの積算を続け、図５
の破線に示すように、４・Δθのステップで階段状に上
昇する。次に、時刻Ｔ1 に到り、Σ４・Δθの値が２M
以上に到達すると、Σ４・Δθの値はmodulo２M の積算
動作により、２M を差し引いた値に下降し、再び４・Δ
θのステップで上昇し、時刻Ｔ0 以降と同様の動作を繰
り返す。以上の動作から、ＮＣＯ６の出力値は、鋸歯状
波形値を呈することがわかる。
を図５を用いて説明する。図５は、図１におけるＮＣＯ
６の出力値Σ４・Δθ（破線）及び切替回路９の出力値
ΣΔθ（実線）の時間変化例を示した波形図である。
今、時刻Ｔ0 において、ＮＣＯ６の出力値Σ４・Δθ＝
０とする。以降、ＮＣＯ６はクロック信号ｆCLK ／４の
１周期毎（４／ｆCLK ）に４・Δθの積算を続け、図５
の破線に示すように、４・Δθのステップで階段状に上
昇する。次に、時刻Ｔ1 に到り、Σ４・Δθの値が２M
以上に到達すると、Σ４・Δθの値はmodulo２M の積算
動作により、２M を差し引いた値に下降し、再び４・Δ
θのステップで上昇し、時刻Ｔ0 以降と同様の動作を繰
り返す。以上の動作から、ＮＣＯ６の出力値は、鋸歯状
波形値を呈することがわかる。
【００２０】
【数４】
【００２１】図１において、切替回路９は、前段の４相
並列演算回路の出力値θ−Δθ，θ，θ＋Δθ，θ＋２
Δθを、ｆCLK ／２，ｆCLK ／４のタイミングに従っ
て、順次切替出力する。従って、ΣΔθは図５の実線に
示すように、基準クロックｆCLK の１周期毎（１／ｆ
CLK ）に、Δθの積算を続け、Δθのステップで階段状
に上昇する鋸歯状波形値を出力し、図７中に示した従来
方式のＮＣＯ１０３の出力波形値と等価となる。従っ
て、本発明によるダイレクトディジタル方式シンセサイ
ザは、ＮＣＯの積算クロック信号を、従来のＮＣＯの積
算クロック信号の１／４の速度にして、ＮＣＯを動作さ
せることが可能である。即ち、これはＮＣＯを４倍に高
速化したことと等価であるといえる。切替回路９の出力
は、基準クロックｆCLK のタイミングにより、レジスタ
１０からθとして出力され、該位相情報θをアドレスと
して、予め余弦波形データ，正弦波形データをそれぞれ
記憶したＲＯＭ１１，ＲＯＭ１２をアクセスし、それぞ
れ余弦波形，正弦波形のディジタル値を出力する。さら
に、それぞれＤ／Ａ変換器１３，Ｄ／Ａ変換器１４及び
ＬＰＦ１５，ＬＰＦ１６を介して次式に示す波形を得
る。 余弦波；Ｉ＝ｃｏｓ（Δθ・ｆCLK ・ｔ）……（６） 正弦波；Ｑ＝ｓｉｎ（Δθ・ｆCLK ・ｔ）……（７）
並列演算回路の出力値θ−Δθ，θ，θ＋Δθ，θ＋２
Δθを、ｆCLK ／２，ｆCLK ／４のタイミングに従っ
て、順次切替出力する。従って、ΣΔθは図５の実線に
示すように、基準クロックｆCLK の１周期毎（１／ｆ
CLK ）に、Δθの積算を続け、Δθのステップで階段状
に上昇する鋸歯状波形値を出力し、図７中に示した従来
方式のＮＣＯ１０３の出力波形値と等価となる。従っ
て、本発明によるダイレクトディジタル方式シンセサイ
ザは、ＮＣＯの積算クロック信号を、従来のＮＣＯの積
算クロック信号の１／４の速度にして、ＮＣＯを動作さ
せることが可能である。即ち、これはＮＣＯを４倍に高
速化したことと等価であるといえる。切替回路９の出力
は、基準クロックｆCLK のタイミングにより、レジスタ
１０からθとして出力され、該位相情報θをアドレスと
して、予め余弦波形データ，正弦波形データをそれぞれ
記憶したＲＯＭ１１，ＲＯＭ１２をアクセスし、それぞ
れ余弦波形，正弦波形のディジタル値を出力する。さら
に、それぞれＤ／Ａ変換器１３，Ｄ／Ａ変換器１４及び
ＬＰＦ１５，ＬＰＦ１６を介して次式に示す波形を得
る。 余弦波；Ｉ＝ｃｏｓ（Δθ・ｆCLK ・ｔ）……（６） 正弦波；Ｑ＝ｓｉｎ（Δθ・ｆCLK ・ｔ）……（７）
【００２２】次に、図２に示した第２の実施例につい
て、図６を用いて説明する。説明を簡単にするために、
Ｍ＝４、即ち、レジスタ１０の出力である位相情報θの
最大値が２M −１＝１５の場合を考える。図６（Ａ）は
補数切替回路１７の出力波形、図６（Ｂ）は加算器１８
の出力波形、図６（Ｃ）はＲＯＭ１１’，ＲＯＭ１２’
のアドレス対データの関係である。今、時刻０において
レジスタ１０の出力値である位相情報θ＝０とする。レ
ジスタ１０は、０→１→２→３…と時刻が進むにつれ
て、図６（Ａ）の波線に示すように２M −１＝１５まで
階段状に上昇し、θの値が２M 以上に到達すると、θ＝
０に下降し、再び階段状に上昇する。ここで、θの最上
位ビット（ＭＳＢ）に着目すると、０≦θ≦２M-1 −１
の区間においてはＭＳＢ＝０、２M-1 ≦θ≦２M −１の
区間においてＭＳＢ＝１であることは明らかである。従
って、補数切替回路１７は、ＭＳＢ＝０のときはレジス
タ１０の出力値を、ＭＳＢ＝１のときはθの１の補数値
を出力するので、補数切替回路１７の出力値θ’は図６
（Ａ）の実線に示すように、時刻０から７までは階段状
に上昇し、時刻８から１５までは階段状に下降する三角
形階段波形となる。時刻１６からは、時刻０から１５ま
でと同様の動作を繰り返す。
て、図６を用いて説明する。説明を簡単にするために、
Ｍ＝４、即ち、レジスタ１０の出力である位相情報θの
最大値が２M −１＝１５の場合を考える。図６（Ａ）は
補数切替回路１７の出力波形、図６（Ｂ）は加算器１８
の出力波形、図６（Ｃ）はＲＯＭ１１’，ＲＯＭ１２’
のアドレス対データの関係である。今、時刻０において
レジスタ１０の出力値である位相情報θ＝０とする。レ
ジスタ１０は、０→１→２→３…と時刻が進むにつれ
て、図６（Ａ）の波線に示すように２M −１＝１５まで
階段状に上昇し、θの値が２M 以上に到達すると、θ＝
０に下降し、再び階段状に上昇する。ここで、θの最上
位ビット（ＭＳＢ）に着目すると、０≦θ≦２M-1 −１
の区間においてはＭＳＢ＝０、２M-1 ≦θ≦２M −１の
区間においてＭＳＢ＝１であることは明らかである。従
って、補数切替回路１７は、ＭＳＢ＝０のときはレジス
タ１０の出力値を、ＭＳＢ＝１のときはθの１の補数値
を出力するので、補数切替回路１７の出力値θ’は図６
（Ａ）の実線に示すように、時刻０から７までは階段状
に上昇し、時刻８から１５までは階段状に下降する三角
形階段波形となる。時刻１６からは、時刻０から１５ま
でと同様の動作を繰り返す。
【００２３】次に、加算器１８は（θ’−π／２）ラジ
アンを出力するが、π／２ラジアンは２M-2 −１で表わ
せるので、加算器１８の出力値は（θ’−２M-2 −１）
となる。従って、図６（Ｂ）に破線で示した補数切替回
路１７の出力波形に対して、加算器１８の出力は、図６
（Ｂ）に実線で示した三角形階段状波形となる。図６
（Ｃ）はＲＯＭ１１’及びＲＯＭ１２’のアドレス対デ
ータの関係を示す図であるが、ＲＯＭ１１’及びＲＯＭ
１２’には、Ｍ＝４のときの補数切替回路１７の出力値
０から最大値７までをアドレスとして、余弦波形の振幅
に相当するデータを記憶させておく。従って、図６
（Ｂ）に破線で示した補数切替回路１７の三角形階段波
形値がＲＯＭ１１’に入力されてアクセスすると、アド
レスは０→１→２→…→６→７→７→６…→１→０→０
→１→…と変化し、ＲＯＭ１１’に予め記憶している余
弦波形を形成するデータが読み出され、出力される。
アンを出力するが、π／２ラジアンは２M-2 −１で表わ
せるので、加算器１８の出力値は（θ’−２M-2 −１）
となる。従って、図６（Ｂ）に破線で示した補数切替回
路１７の出力波形に対して、加算器１８の出力は、図６
（Ｂ）に実線で示した三角形階段状波形となる。図６
（Ｃ）はＲＯＭ１１’及びＲＯＭ１２’のアドレス対デ
ータの関係を示す図であるが、ＲＯＭ１１’及びＲＯＭ
１２’には、Ｍ＝４のときの補数切替回路１７の出力値
０から最大値７までをアドレスとして、余弦波形の振幅
に相当するデータを記憶させておく。従って、図６
（Ｂ）に破線で示した補数切替回路１７の三角形階段波
形値がＲＯＭ１１’に入力されてアクセスすると、アド
レスは０→１→２→…→６→７→７→６…→１→０→０
→１→…と変化し、ＲＯＭ１１’に予め記憶している余
弦波形を形成するデータが読み出され、出力される。
【００２４】また、図６（Ｂ）に実線で示した加算器１
８の三角形階段波形値がＲＯＭ１２’に入力されてアク
セスすると、アドレスは、３→２→１→０→０→１→…
→６→７→７→６→…と変化し、ＲＯＭ１２’に予め記
憶している余弦波形を形成するデータが読み出され出力
される。ここで、ＲＯＭ１２’より出力される波形は、
ＲＯＭ１１’から出力される波形のπ／２の位相遅れの
波形である。従って、ＲＯＭ１２’の出力波形が正弦波
形となることは明らかである。上記の動作に示したよう
に、三角形階段波形を生成し、ＲＯＭ１１’及びＲＯＭ
１２’のアドレスとして入力し、アクセスする方法で
は、ＲＯＭ１１’及びＲＯＭ１２’のデータは、読み出
す波形の半サイクル（０°〜１８０°）の振幅データで
よいことがわかる。ＲＯＭ１１’及びＲＯＭ１２’の出
力は、それぞれＤ／Ａ変換器１３，Ｄ／Ａ変換器１４で
アナログ信号に変換され、それぞれＬＰＦ１５，ＬＰＦ
１６で高調波除去されて完全な余弦波形，正弦波形とし
て出力される。
８の三角形階段波形値がＲＯＭ１２’に入力されてアク
セスすると、アドレスは、３→２→１→０→０→１→…
→６→７→７→６→…と変化し、ＲＯＭ１２’に予め記
憶している余弦波形を形成するデータが読み出され出力
される。ここで、ＲＯＭ１２’より出力される波形は、
ＲＯＭ１１’から出力される波形のπ／２の位相遅れの
波形である。従って、ＲＯＭ１２’の出力波形が正弦波
形となることは明らかである。上記の動作に示したよう
に、三角形階段波形を生成し、ＲＯＭ１１’及びＲＯＭ
１２’のアドレスとして入力し、アクセスする方法で
は、ＲＯＭ１１’及びＲＯＭ１２’のデータは、読み出
す波形の半サイクル（０°〜１８０°）の振幅データで
よいことがわかる。ＲＯＭ１１’及びＲＯＭ１２’の出
力は、それぞれＤ／Ａ変換器１３，Ｄ／Ａ変換器１４で
アナログ信号に変換され、それぞれＬＰＦ１５，ＬＰＦ
１６で高調波除去されて完全な余弦波形，正弦波形とし
て出力される。
【００２５】次に、図３に示した本発明の第３の実施例
の構成例図の作用について説明する。補数切替回路１７
の出力値θ’と、加算器１８の出力値（θ’−π／２）
は、基準クロックｆCLK のタイミングに従って切替回路
１９に入力される。切替回路１９はｆCLK ＝“１”のと
きθ’を、ｆCLK ＝“０”のとき（θ’−π／２）を交
互に出力する。ＲＯＭ１１’は、θ’及び（θ’−π／
２）をアドレスとして交互にアクセスされ、θ’及び
（θ’−π／２）に対応する振幅データを交互に出力す
る。ＲＯＭ１１’の出力値は、切替回路１９と同じタイ
ミングで切替動作する切替回路２０に入力され、ｆCLK
＝“１”のときθ’に対応する振幅データに、ｆCLK ＝
“０”のとき（θ’−π／２）に対応する振幅データに
それぞれ振り分けられて出力される。上記の動作に示し
たように、ＲＯＭの前段，後段に、同じタイミングで切
替動作を行う切替回路を配することによって、ＲＯＭを
共用できることがわかる。θ’に対応する振幅データは
Ｄ／Ａ変換器１３，ＬＰＦ１５を介してアナログ値の余
弦波形に、（θ’−π／２）に対応する振幅データはＤ
／Ａ変換器１４，ＬＰＦ１６を介してアナログ値の正弦
波形に変換されて第１の実施例と同様に式（６），式
（７）に示した波形が得られる。
の構成例図の作用について説明する。補数切替回路１７
の出力値θ’と、加算器１８の出力値（θ’−π／２）
は、基準クロックｆCLK のタイミングに従って切替回路
１９に入力される。切替回路１９はｆCLK ＝“１”のと
きθ’を、ｆCLK ＝“０”のとき（θ’−π／２）を交
互に出力する。ＲＯＭ１１’は、θ’及び（θ’−π／
２）をアドレスとして交互にアクセスされ、θ’及び
（θ’−π／２）に対応する振幅データを交互に出力す
る。ＲＯＭ１１’の出力値は、切替回路１９と同じタイ
ミングで切替動作する切替回路２０に入力され、ｆCLK
＝“１”のときθ’に対応する振幅データに、ｆCLK ＝
“０”のとき（θ’−π／２）に対応する振幅データに
それぞれ振り分けられて出力される。上記の動作に示し
たように、ＲＯＭの前段，後段に、同じタイミングで切
替動作を行う切替回路を配することによって、ＲＯＭを
共用できることがわかる。θ’に対応する振幅データは
Ｄ／Ａ変換器１３，ＬＰＦ１５を介してアナログ値の余
弦波形に、（θ’−π／２）に対応する振幅データはＤ
／Ａ変換器１４，ＬＰＦ１６を介してアナログ値の正弦
波形に変換されて第１の実施例と同様に式（６），式
（７）に示した波形が得られる。
【００２６】
【発明の効果】以上詳細に説明したように、本発明のダ
イレクトディジタル方式シンセサイザの構成では、負帰
還構成となる積算回路が、従来方式の１／４のクロック
信号で動作するので、出力周波数の高周波数化、即ち、
広帯域化及び設定周波数の高精度化が可能である。ま
た、ＲＯＭのアクセス方法を工夫することによって、Ｒ
ＯＭ容量の縮小が可能であり、小形化に貢献できる。さ
らに、回路の大半が論理動作であるため、ＩＣ化が可能
であり、小形化，低消費電力化，低コスト化が容易であ
るという利点がある。
イレクトディジタル方式シンセサイザの構成では、負帰
還構成となる積算回路が、従来方式の１／４のクロック
信号で動作するので、出力周波数の高周波数化、即ち、
広帯域化及び設定周波数の高精度化が可能である。ま
た、ＲＯＭのアクセス方法を工夫することによって、Ｒ
ＯＭ容量の縮小が可能であり、小形化に貢献できる。さ
らに、回路の大半が論理動作であるため、ＩＣ化が可能
であり、小形化，低消費電力化，低コスト化が容易であ
るという利点がある。
【図１】本発明の第１の実施例を示す構成例図である。
【図２】本発明の第２の実施例を示す構成例図である。
【図３】本発明の第３の実施例を示す構成例図である。
【図４】図１の４相並列演算回路の構成例図である。
【図５】図１の積算回路及び切替回路の出力値のタイム
チャートである。
チャートである。
【図６】図２の補数切替回路，加算器の出力値のタイム
チャート及びＲＯＭ１１’，ＲＯＭ１２’のアドレス対
データの説明図である。
チャート及びＲＯＭ１１’，ＲＯＭ１２’のアドレス対
データの説明図である。
【図７】従来のダイレクトディジタル方式シンセサイザ
の構成例図である。
の構成例図である。
１ 基準発振回路 ２ カウンタ ３ レジスタ ４ ｛×（−１）｝回路 ５ （×４）回路 ６ 積算回路 ７ （×２）回路 ８ ４相並列演算回路 ９ 切替回路 １０ レジスタ １１，１１’，１２，１２’ ＲＯＭ １３，１４ Ｄ／Ａ変換器 １５，１６ ＬＰＦ １７ 補数切替回路 １８ 加算器 １９，２０ 切替回路 ８１，８２，８３ 加算器 ８４ レジスタ １０１ 基準発振回路 １０２ レジスタ １０３ 積算回路 １０４，１０５ ＲＯＭ １０６， １０７ Ｄ／Ａ変換器 １０８，１０９ ＬＰＦ
Claims (3)
- 【請求項１】 基準クロックｆCLK を出力する基準発振
回路と、 前記基準クロックｆCLK を分周しｆCLK ／２，ｆCLK ／
４を出力するカウンタと、 外部より設定される位相ステップ情報Δθを前記基準ク
ロックｆCLK のタイミングで出力する第１のレジスタ
と、 前記位相ステップ情報Δθを（−１）倍して−Δθを出
力する｛×（−１）｝回路と、 前記位相ステップ情報Δθを４倍して４・Δθを出力す
る（×４）回路と、 該（×４）回路の出力値４・Δθを、前記カウンタの出
力値ｆCLK ／４のタイミングに従って積算し、２π（ラ
ジアン）で除したときの剰余Σ４・Δθを出力する数値
制御発振器と、 前記第１のレジスタの出力値Δθを２倍して２・Δθを
出力する（×２）回路と、 前記｛×（−１）｝回路の出力−Δθと、前記数値制御
発振器の出力値Σ４・Δθと、前記第１のレジスタの出
力値Δθと、前記（×２）回路の出力値２・Δθとを入
力として、並列に演算を行いΣ４・Δθ−Δθ，Σ４・
Δθ，Σ４・Δθ＋Δθ，Σ４・Δθ＋２・Δθの位相
情報を出力する４相並列演算回路と、 該４相並列演算回路の出力である位相情報Σ４・Δθ−
Δθ，Σ４・Δθ，Σ４・Δθ＋Δθ，Σ４・Δθ＋２
・Δθを、前記カウンタの出力ｆCLK ／２，ｆCLK ／４
のタイミングに従ってΣΔθとして出力する第１の切替
回路と、 該第１の切替回路の出力値ΣΔθを前記基準クロックｆ
CLK のタイミングに従って位相情報θとして出力する第
２のレジスタと、 該第２のレジスタの出力値θをアドレスとして、予め記
憶した余弦波形の１サイクル（０°〜３６０°）の振幅
データを順次読み出すことのできる第１のＲＯＭと、 前記第２のレジスタの出力値θをアドレスとして、予め
記憶した正弦波形の１サイクル（０°〜３６０°）の振
幅データを読み出すことのできる第２のＲＯＭと、 前記第１のＲＯＭからの出力をアナログ電圧の信号に変
換する第１のＤ／Ａ変換器と、 前記第２のＲＯＭからの出力をアナログ電圧の信号に変
換する第２のＤ／Ａ変換器と、 前記第１のＤ／Ａ変換器の出力の高調波成分を除去する
第１の低域ろ波器と、 前記第２のＤ／Ａ変換器の出力の高調波成分を除去する
第２の低域ろ波器と、 を備えたことを特徴とするダイレクトディジタル方式シ
ンセサイザ。 - 【請求項２】 請求項１記載のダイレクトディジタル方
式シンセサイザにおいて、 前記第１のＲＯＭ及び第２のＲＯＭを、 前記第２のレジスタの出力値θの最上位ビットに従い、
該出力値θの最上位ビットを除く値もしくはその補数値
をθ’（０≦θ’≦π）として出力する補数切替回路
と、 該補数切替回路の出力値θ’を一方の入力とし、π／２
（ラジアン）をもう一方の入力として減算処理を行い、
θ’−π／２を出力する加算器と、 前記補数切替回路の出力値θ’をアドレスとして、予め
記憶した余弦波形の半サイクル（０°〜１８０°）の振
幅データを順次読み出すことのできる第３のＲＯＭと、 前記加算器の出力値θ’−π／２をアドレスとして、前
記第３のＲＯＭと同じデータを記憶し、順次読み出すこ
とのできる第４のＲＯＭと、 に置き換えたことを特徴とする請求項１記載のダイレク
トディジタル方式シンセサイザ。 - 【請求項３】 請求項２記載のダイレクトディジタル方
式シンセサイザにおいて、 前記第３のＲＯＭ及び第４のＲＯＭを、 前記補数切替回路の出力値θ’と、前記加算器の出力値
θ’−π／２を入力とし、基準クロックｆCLK の極性に
従って交互に切替えて出力する第２の切替回路と、 該第２の切替回路の出力値をアドレスとして、予め記憶
した余弦波形の半サイクル（０°〜１８０°）の振幅デ
ータを順次読み出すことのできる第５のＲＯＭと、 該第５のＲＯＭの出力を、前記第２の切替回路と同じタ
イミングで出力先を切替る第３の切替回路と、 に置き換えたことを特徴とする請求項２記載のダイレク
トディジタル方式シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12518993A JPH06314929A (ja) | 1993-04-28 | 1993-04-28 | ダイレクトディジタル方式シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12518993A JPH06314929A (ja) | 1993-04-28 | 1993-04-28 | ダイレクトディジタル方式シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06314929A true JPH06314929A (ja) | 1994-11-08 |
Family
ID=14904122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12518993A Pending JPH06314929A (ja) | 1993-04-28 | 1993-04-28 | ダイレクトディジタル方式シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06314929A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100663938B1 (ko) * | 2005-11-16 | 2007-01-02 | 엠텍비젼 주식회사 | 수치제어발진기 및 이의 보정 방법 |
| WO2009111374A3 (en) * | 2008-02-29 | 2009-12-03 | Itt Manufacturing Enterprises, Inc. | Synthesized local oscillator and method of operation thereof |
-
1993
- 1993-04-28 JP JP12518993A patent/JPH06314929A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100663938B1 (ko) * | 2005-11-16 | 2007-01-02 | 엠텍비젼 주식회사 | 수치제어발진기 및 이의 보정 방법 |
| WO2009111374A3 (en) * | 2008-02-29 | 2009-12-03 | Itt Manufacturing Enterprises, Inc. | Synthesized local oscillator and method of operation thereof |
| US7834713B2 (en) | 2008-02-29 | 2010-11-16 | Itt Manufacturing Enterprises, Inc. | Synthesized local oscillator and method of operation thereof |
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