JPH07142929A - ダイレクトディジタル方式シンセサイザ - Google Patents

Abstract

(57)【要約】 【目的】ダイレクトディジタル方式シンセサイザの出力
周波数の広帯域化，高精度化を実現し、かつ、小形化を
実現する。 【構成】基準発振回路１の出力基準クロックｆ_CLK を１
／２，１／４，１／８に分周出力するカウンタ２を設
け、位相ステップ情報Δθを８倍して加算器５とレジス
タ６からなる数値制御発振器（ＮＣＯ）に入力するとと
もに、４倍して加算器９とレジスタ１０からなるＮＣＯ
に入力して、それぞれ１／８のクロックで積算し、２つ
の４相並列演算回路１１，１２で並列加算し、切替回路
１３の出力値ΣΔθを基準クロックのタイミングでレジ
スタ１４から取り出して位相情報θを得るように構成し
た。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、通信機器に用いられる
ダイレクトディジタル方式シンセサイザの改良に関する
ものである。

【０００２】

【従来の技術】高精度の出力周波数を得る周波数シンセ
サイザに広く応用されている基本構成として、位相同期
ループ（ＰＬＬ；Phase Locked Loop ）構成がある。Ｐ
ＬＬ構成は、比較的小規模の回路で水晶発振子を用いた
高精度の基準発振源に位相同期した出力周波数が得られ
るという、回路規模、周波数精度の両面で大きな利点を
有している。しかしながら、ＰＬＬ構成は負帰還の制御
ループであるため、周波数シンセサイザ出力の信号対雑
音比（Ｃ／Ｎ）とループの応答速度とは相反的な関係が
ある。従って、ＴＤＭ（Time Division Multiplex ）通
信や、周波数ホッピング通信等のように、短いバースト
区間毎に高速に周波数切替えを行う必要がある場合、周
波数切替動作の応答速度を高めようとすると、系の帯域
が広くなり出力のＣ／Ｎが低下するという問題が生ず
る。この問題を解決する方法の一つに、ダイレクトディ
ジタル方式シンセサイザ（Direct Digital Synthesize
r；ＤＤＳ）を用いたＤＤＳ方式高速シンセサイザがあ
る。ＤＤＳ方式高速シンセサイザは、従来の周波数シン
セサイザのようなＰＬＬ構成によるフィードバックルー
プを持たないため、周波数切替時間の高速化が可能であ
る。

【０００３】図７は、従来用いられているＤＤＳ回路の
構成図である。図において、１０１は基準クロック信号
ｆ_CLK を出力する基準発振回路、１０２は外部より設定
される位相ステップ情報Δθを一方の入力とし、Δθの
積算値ΣΔθを他方の入力として加算演算する加算器、
１０３は前記基準クロック信号ｆ_CLK のタイミングに従
って積算値ΣΔθを位相情報θとして出力するレジス
タ、１０４及び１０５は該レジスタ１０３の出力値θを
アドレスとして、それぞれ予め記憶した余弦波形及び正
弦波形の１サイクル（０°〜３６０°）の振幅データを
順次読み出すことのできるＲＯＭ（Read Only Memor
y）、１０６及び１０７はそれぞれＲＯＭ１０４及びＲ
ＯＭ１０５の出力値をアナログ電圧の信号に変換するＤ
／Ａ変換器（Digital to Analog Converter ）、１０８
及び１０９はそれぞれＤ／Ａ変換器１０６及びＤ／Ａ変
換器１０７の出力に含まれる高調波成分を除去し、所望
の信号を出力する低域ろ波器（Low Pass Filter ；ＬＰ
Ｆ）である。ここで、図７に示した加算器１０２とレジ
スタ１０３の構成は一般に、数値制御発振器（Numerica
l Controlled Oscillator ；ＮＣＯ）と呼ばれる。

【０００４】以上の構成において、ＤＤＳ回路による発
振周波数ｆ_DDS を数式で表す。まず、出力周波数ｆ_DDS
とその周期Ｔ_DDS は次式の関係にある。

【数１】 また、レジスタ１０３の出力値θの周期Ｔ_NCO は次式で
表せる。

【数２】

【０００５】ここで、ＲＯＭ１０４及びＲＯＭ１０５
は、レジスタ１０３の出力である位相情報θの周期Ｔ
_NCO で出力周波数ｆ_DDS の１周期分の振幅データを出力
するので次式が成立する。

【数３】Ｔ_NCO ＝Ｔ_DDS ……（３） 式（１），（２），（３）より、出力周波数ｆ_DDS と基
準クロック信号ｆ_CLKは次式のようになる。

【数４】 式（４）より、ＤＤＳ回路の周波数周波数ｆ_DDS を高周
波数化し、広帯域化するためには、基準クロック信号ｆ
_CLK を高速化すればよいことがわかる。

【０００６】

【発明が解決しようとする課題】しかしながら、加算器
１０２とレジスタ１０３は負帰還構成であり、かつ、基
準クロック信号ｆ_CLK で演算処理しているので、基準ク
ロック信号ｆ_CLK の高速化には限界が生じる。また、式
（４）におけるＮの値を大きくすれば、最小ステップ周
波数をより小さく設定でき、高精度の信号が得られる
が、加算器１０２及びレジスタ１０３の回路規模が増大
し、基準クロック信号ｆ_CLK を高速化する場合と同様
に、演算処理時間に限界が生じる。従って、従来の構成
においては、出力周波数の広帯域化及び高精度化が困難
である。

【０００７】本発明は、前記従来の構成において、出力
周波数の広帯域化、高精度化にともなう積算動作の演算
処理速度の問題を取り除き、小形化，ＩＣ化に適したダ
イレクトディジタル方式シンセサイザを提供することを
目的とする。

【０００８】

【課題を解決するための手段】本発明のダイレクトディ
ジタル方式シンセサイザは、基準クロック信号ｆ_CLKを
出力する基準発振回路と、前記基準クロック信号ｆ_CLK
を分周し、クロック信号ｆ_CLK ／２，ｆ_CLK ／４，ｆ
_CLK ／８を出力するカウンタと、外部より設定される位
相ステップ情報Δθを（−１）倍して−Δθを出力する
｛×（−１）｝回路と、前記位相ステップ情報Δθを８
倍して８・Δθを出力する｛×８｝回路と、該｛×８｝
回路の出力値８・Δθを一方の入力とし、８・Δθの積
算値Σ８・Δθを他方の入力として加算演算する第１の
加算器と、該第１の加算器の出力値を、前記クロック信
号ｆ_CLK ／８のタイミングに従って、積算値Σ８・Δθ
として出力する第１のレジスタと、前記位相ステップ情
報Δθを２倍して２・Δθを出力する｛×２｝回路と、
前記位相ステップ情報Δθを４倍して４・Δθを出力す
る｛×４｝回路と、該｛×４｝回路の出力値４・Δθを
一方の入力とし、前記第１のレジスタの出力値Σ８・Δ
θを他方の入力として減算処理を行う第２の加算器と、
該第２の加算器の出力値を、前記クロック信号ｆ_CLK ／
８のタイミングに従って、Σ８・Δθ−４・Δθとして
出力する第２のレジスタと、前記｛×（−１）｝回路の
出力値−Δθと、前記第１のレジスタの出力値Σ８・Δ
θと、前記位相ステップ情報Δθと、前記｛×２｝回路
の出力値２・Δθとを入力として並列に加算演算を行
い、位相情報Σ８・Δθ−Δθ，Σ８・Δθ，Σ８・Δ
θ＋Δθ，Σ８・Δθ＋２・Δθを出力する第１の４相
並列演算回路と、前記｛×（−１）｝回路の出力値−Δ
θと、前記第２のレジスタの出力値Σ８・Δθ−４・Δ
θと、前記位相ステップ情報Δθと、前記｛×２｝回路
の出力値２・Δθとを入力として並列に加算演算を行
い、位相情報Σ８・Δθ−５・Δθ，Σ８・Δθ−４・
Δθ，Σ８・Δθ−３・Δθ、Σ８・Δθ−２・Δθを
出力する第２の４相並列演算回路と、前記第１の４相並
列演算回路から出力される位相情報Σ８・Δθ−Δθ，
Σ８・Δθ，Σ８・Δθ＋Δθ，Σ８・Δθ＋２・Δθ
と、前記第２の４相並列演算回路から出力される位相情
報Σ８・Δθ−５・Δθ，Σ８・Δθ−４・Δθ，Σ８
・Δθ−３・Δθ，Σ８・Δθ−２・Δθとを、前記カ
ウンタから出力されるクロック信号ｆ_CLK ／２，ｆ_CLK
／４，ｆ_CLK ／８のタイミングに従って順次切替え出力
する第１の切替回路と、該第１の切替回路の出力値を、
前記基準クロック信号ｆ_CLK のタイミングに従って位相
情報θとして出力する第３のレジスタと、該第３のレジ
スタの出力値θをアドレスとして、予め記憶した余弦波
形の１サイクル（０°〜３６０°）の振幅データを順次
読み出すことのできる第１のＲＯＭと、前記第３のレジ
スタの出力値θをアドレスとして、予め記憶した正弦波
形の１サイクル（０°〜３６０°）の振幅データを順次
読み出すことのできる第２のＲＯＭと、前記第１のＲＯ
Ｍからの出力をアナログ電圧の信号に変換する第１のＤ
／Ａ変換器と、前記第２のＲＯＭからの出力をアナログ
電圧の信号に変換する第２のＤ／Ａ変換器と、前記第１
のＤ／Ａ変換器の出力の高調波成分を除去する第１の低
域ろ波器と、前記第２のＤ／Ａ変換器の出力の高調波成
分を除去する第２の低域ろ波器とを備えたことを特徴と
するものである。

【０００９】さらに、上記のダイレクトディジタル方式
シンセサイザにおいて、前記第１のＲＯＭ及び第２のＲ
ＯＭを、前記第３のレジスタの出力値θの最上位ビット
に従い、該出力値θの最上位ビットを除く値、もしくは
その補数値をθ’（０≦θ’≦π）として出力する補数
切替回路と、該補数切替回路の出力値θ’を一方の入力
とし、π／２（ラジアン）を他方の入力として減算処理
を行い、θ’−π／２を出力する第３の加算器と、前記
補数切替回路の出力値θ’をアドレスとして、予め記憶
した余弦波形の半サイクル（０°〜１８０°）の振幅デ
ータを順次読み出すことのできる第３のＲＯＭと、前記
第３の加算器の出力値θ’−π／２をアドレスとして、
前記第３のＲＯＭと同じデータを記憶し、順次読み出す
ことのできる第４のＲＯＭとに置き換えたことを特徴と
するものである。

【００１０】さらに、上記のダイレクトディジタル方式
シンセサイザにおいて、前記第３のＲＯＭ及び第４のＲ
ＯＭを、前記補数切替回路の出力値θ’と、前記加算器
の出力値θ’−π／２を入力とし、前記基準クロック信
号ｆ_CLK の極性に従って交互に切替えて出力する第２の
切替回路と、該第２の切替回路の出力値をアドレスとし
て、予め記憶した余弦波形の半サイクル（０°〜１８０
°）の振幅データを順次読み出すことのできる第５のＲ
ＯＭと、該第５のＲＯＭの出力を、前記第２の切替回路
と同じタイミングで出力先を切替える第３の切替回路
と、に置き換えたことを特徴とするものである。

【００１１】

【実施例】図１は本発明における第１の実施例を示す構
成例図である。図中、１は基準発振回路であり、基準ク
ロック信号ｆ_CLK を出力する。２はカウンタであり、前
記基準クロック信号ｆ_CLK を分周して、クロック信号ｆ
_CLK ／２，ｆ_CLK ／４，ｆ_CLK ／８を出力する。３は
｛×（−１）｝回路であり、外部より設定される位相ス
テップ情報Δθを（−１）倍して、−Δθを出力する。
該回路は、反転回路と加算器とで容易に構成できる。４
は｛×８｝回路であり、前記位相ステップ情報Δθを８
倍して８・Δθを出力する。該回路は、３ビット上位側
へのシフト配線で容易に構成できる。５は加算器であ
り、｛×８｝回路４の出力値８・Δθを一方の入力と
し、８・Δθの積算値Σ８・Δθを他方の入力として加
算演算を行って出力する。６はレジスタであり、加算器
５の出力値を一時記憶しておき、カウンタ２の出力ｆ
_CLK ／８のタイミングでΣ８・Δθを外部へ供給すると
ともに加算器５の他方の入力として帰還する。ここで、
加算器５とレジスタ６によりＮＣＯを構成している。

【００１２】７は｛×２｝回路であり、前記位相ステッ
プ情報Δθを２倍して２・Δθを出力する。該回路は、
１ビット上位側へのシフト配線で容易に構成できる。８
は｛×４｝回路であり、前記位相ステップ情報Δθを４
倍して４・Δθを出力する。該回路は２ビット上位側へ
のシフト配線で容易に構成できる。９は加算器であり、
レジスタ６の出力値Σ８・Δθを一方の入力（加算値）
とし、｛×４｝回路８の出力値４・Δθを他方の入力
（減算値）として加算演算を行い、出力する。１０はレ
ジスタであり、加算器９の出力値を一時記憶しておき、
カウンタ２の出力ｆ_CLK ／８のタイミングに従ってΣ８
・Δθ−４・Δθを出力する。

【００１３】１１は４相並列演算回路であり、｛×（−
１）｝回路３の出力値−Δθと、レジスタ６の出力値Σ
８・Δθと、前記位相ステップ情報Δθと、｛×２｝回
路７の出力値２・Δθとを入力として並列に加算演算を
行い、カウンタ２の出力ｆ_CLK ／８のタイミングに従っ
て位相情報Σ８・Δθ−Δθ、Σ８・Δθ、Σ８・Δθ
＋Δθ、Σ８・Δθ＋２・Δθを出力する。該回路は、
加算器とレジスタで容易に構成できる。１２は４相並列
演算回路であり、｛×（−１）｝回路３の出力値−Δθ
と、レジスタ６の出力値Σ８・Δθ−４・Δθと、前記
位相ステップ情報Δθと、｛×２｝回路７の出力値２・
Δθとを入力として並列に加算演算を行い、カウンタ２
の出力ｆ_CLK ／８のタイミングに従って位相情報Σ８・
Δθ−５・Δθ、Σ８・Δθ−４・Δθ、Σ８・Δθ−
３・Δθ、Σ８・Δθ−２・Δθを出力する。該回路
は、加算器とレジスタで容易に構成できる。

【００１４】１３は切替回路であり、４相並列演算回路
１１より供給される位相情報Σ８・Δθ−Δθ、Σ８・
Δθ、Σ８・Δθ＋Δθ、Σ８・Δθ＋２・Δθ、及び
４相並列演算回路１２より供給される位相情報Σ８・Δ
θ−５・Δθ、Σ８・Δθ−４・Δθ、Σ８・Δθ−３
・Δθ、Σ８・Δθ−２・Δθを、カウンタ２の出力ｆ
_CLK ／２，ｆ_CLK ／４，ｆ_CLK ／８のタイミングに従っ
て、ΣΔθとして順次切替え出力する。１４はレジスタ
であり、切替回路１３の出力値ΣΔθを、基準クロック
信号ｆ_CLK のタイミングに従って位相情報θとして出力
する。

【００１５】１５，１６はＲＯＭであり、レジスタ１４
の出力値θをアドレスとして、それぞれ予め記憶した余
弦波形，正弦波形の１サイクル（０°〜３６０°）の振
幅データを順次読み出す。１７，１８はＤ／Ａ変換器で
あり、それぞれＲＯＭ１５，ＲＯＭ１６の出力値をアナ
ログ電圧の信号に変換して出力する。１９，２０はＬＰ
Ｆであり、それぞれＤ／Ａ変換器１７，Ｄ／Ａ変換器１
８の出力に含まれる高調波成分を除去し、ＬＰＦ１９か
ら余弦波；Ｉ＝ cos（Δθ・ｆ_CLK ・ｔ）、ＬＰＦ２０
から正弦波；Ｑ＝ sin（Δθ・ｆ_CLK ・ｔ）の信号をそ
れぞれ出力する。

【００１６】図４は、図１の４相並列演算回路１１の詳
細を示す一構成例図である。図中、１１１，１１２，１
１３は加算器であり、それぞれレジスタ６の出力値Σ８
・Δθを一方の入力とし、他方の入力を、それぞれ｛×
（−１）｝回路３の出力値−Δθ、前記位相ステップ情
報Δθ、｛×２｝回路７の出力値２・Δθとして加算演
算し、それぞれ位相情報Σ８・Δθ−Δθ，Σ８・Δθ
＋Δθ，Σ８・Δθ＋２・Δθを出力する。１１４はレ
ジスタであり、加算器１１１の出力値Σ８・Δθ−Δ
θ、レジスタ６の出力値Σ８・Δθ、加算器１１３の出
力値Σ８・Δθ＋Δθ、加算器１１３の出力値Σ８・Δ
θ＋２・Δθを一時記憶し、カウンタ２の出力ｆ_CLK ／
８のタイミングに従って出力する。図１中の４相並列演
算回路１２もまた、図４に示した一構成例図のように構
成することができる。

【００１７】次に、図２は本発明における第２の実施例
を示す構成例図である。図２の構成要素の１〜１４，１
７〜２０は図１と同一である。２１は補数切替回路であ
り、レジスタ１４の出力値θの最上位ビットが極性ビッ
トＣとして入力され、出力は該極性ビットＣで制御され
る。Ｃ＝“０”のときθの最上位ビットを除くデータ
を、Ｃ＝“１”のとき該データの１の補数値を、それぞ
れ切替えてθ’として出力する機能を有する。同機能
は、排他的論理和回路を用いて容易に構成できる。２２
は加算器であり、補数切替回路２１の出力値θ’を一方
の入力（加算値）とし、π／２（ラジアン）を他方の入
力（減算値）として加算演算を行い、θ’−π／２を出
力する。１５’はＲＯＭであり、補数切替回路の出力値
θ’をアドレスとして、予め記憶した余弦波形の半サイ
クル（０°〜１８０°）の振幅データを順次読み出す。
１６’はＲＯＭであり、加算器２２の出力値θ’−π／
２をアドレスとして、予め記憶したＲＯＭ１５’と同じ
データを、順次読み出す。

【００１８】次に、図３は本発明における第３の実施例
を示す構成例図である。図３の構成要素の１〜１４，１
７〜２２及び１５’は図２と同一である。２３は切替回
路であり、補数切替回路２１の出力値θ’と、加算器２
２の出力値θ’−π／２を入力値とし、前記基準クロッ
ク信号ｆ_CLK の極性に従って、ｆ_CLK ＝“１”の場合は
θ’を、ｆ_CLK ＝“０”の場合はθ’−π／２を交互に
切替えて出力する。このときＲＯＭ１５’はθ’及び
θ’−π／２に対する波形データを交互に出力する。２
４は切替回路であり、ＲＯＭ１５’の出力値を、切替回
路２３と同じ切替えタイミングで、余弦波形データ，正
弦波形データに振り分けて出力する。

【００１９】

【作用】図１，図４に示した構成例の作用を、図５を用
いて説明する。図５は、図１におけるレジスタ６の出力
値Σ８・Δθ（破線）及び切替回路１３の出力値Σ・Δ
θ（実線）の時間変化例を示した波形図である。今、時
刻Ｔ₀ においてレジスタ６の出力値Σ８・Δθ＝０とす
る。加算器５とレジスタ６はＮＣＯを構成しているの
で、以降カウンタ２の出力ｆ_CLK ／８の１周期（８／ｆ
_CLK ）毎に８・Δθの積算を続け、レジスタ６の出力値
は図５の破線に示すように、８・Δθのステップじ階段
状に上昇する。次に、時刻Ｔ₁ に至り、Σ８・Δθの値
が２^M 以上に到達すると、Σ８・Δθの値はmodulo２^M
の積算動作により、２^M を差し引いた値に下降し、再び
８・Δθのステップで上昇し、時刻Ｔ₀ 以降と同様の動
作を繰り返す。以上の動作から、レジスタ６の出力値Σ
８・Δθは、鋸歯状波形値を呈することがわかる。ここ
で、位相ステップ値をΔφ（Δφ＝８／Δθ）、

【外１】

【００２０】

【数５】

【００２１】図１において、レジスタ１０は、加算器９
の出力値Σ８・Δθ−４・Δθをｆ_CLK ／８のタイミン
グに従って出力する。レジスタ６の出力値Σ８・Δθが
鋸歯状波形を呈するので、レジスタ１０の出力値Σ８・
Δθ−４・Δθも鋸歯状波形を呈することがわかる。４
相並列演算回路１１は−Δθ，Σ８・Δ，Δθ，２・Δ
θを入力値とし、４相並列演算回路１２は−Δθ，Σ８
・Δθ−４・Δθ、Δθ，２・Δθを入力値とし、Σ８
・Δθ−Δθ，Σ８・Δθ，Σ８・Δθ＋Δθ，Σ８・
Δθ＋２・Δθ、及びΣ８・Δθ−５・Δθ，Σ８・Δ
θ−４・Δθ，Σ８・Δθ−３・Δθ，Σ８・Δθ−２
・Δθをそれぞれ出力する。該出力値は切替回路１３に
入力され、クロック信号ｆ_CLK ／２，ｆ_CLK ／４，ｆ
_CLK ／８のタイミングに従って、Σ８・Δθ−５・Δ
θ，Σ８・Δθ−４・Δθ，…，Σ８・Δθ＋Δθ，Σ
８・Δθ＋２・Δθの順にΣΔθとして切替え出力され
る。これより、レジスタ１４の出力θは、図５の実線に
示すように、基準クロック信号ｆ_CLK のタイミングに従
って、Δθのステップで階段状に上昇する鋸歯状波形と
なる。ここで、式（２），式（５）において、Ｎ＝Ｍと
おくと次式が成立する。

【００２２】

【数６】 これより、レジスタ１４の出力値θは、図７中に示した
従来方式のレジスタ１０３の出力波形と等価であること
がわかる。また、式（５）は、次式のように表すことが
できる。

【数７】

【００２３】これより、本発明によるダイレクトディジ
タル方式シンセサイザは、積算動作においてΔφ（＝Σ
８・Δθ）の位相ステップ情報を積算するので、積算ク
ロック信号を、従来方式の１／８の速度にすることが可
能となる。すなわち、これは積算動作を８倍に高速化し
たことと等価であるといえる。切替回路１３の出力値Σ
Δθは、基準クロック信号ｆ_CLK のタイミングにより、
レジスタ１４からθとして出力され、該位相情報θをア
ドレスとして、それぞれ余弦波形データ，正弦波形デー
タを予め記憶したＲＯＭ１５，ＲＯＭ１６をアクセス
し、それぞれ余弦波形，正弦波形のディジタル値を出力
する。ＲＯＭ１５及びＲＯＭ１６の出力は、それぞれＤ
／Ａ変換器１７，Ｄ／Ａ変換器１８でアナログ信号に変
換され、それぞれＬＰＦ１９，ＬＰＦ２０で高調波除去
されて完全な余弦波形，正弦波形として出力される。式
（７），式（８）にそれぞれの波形を示す。

【数８】 余弦波； Ｉ＝ cos（Δθ・ｆ_CLK ・ｔ） ……（７） 正弦波； Ｑ＝ sin（Δθ・ｆ_CLK ・ｔ） ……（８）

【００２４】次に、図２に示した第２の実施例につい
て、図６を用いて説明する。説明を簡単にするために、
Ｍ＝５、すなわち、レジスタ１４の出力である位相情報
θの最大値が２^M −１＝３１の場合を考える。図６
（Ａ）は補数切替回路２１の出力波形、図６（Ｂ）は加
算器２２の出力波形、図６（Ｃ）はＲＯＭ１５’，ＲＯ
Ｍ１６’のアドレス対データの関係を示す。今、時刻０
においてレジスタ１４の出力値である位相情報θ＝０と
する。レジスタ１４は、０→１→２→３→…と時刻が進
むにつれて、図６（Ａ）の破線に示すように、２^M −１
＝３１まで階段状に上昇し、θの値が２^M 以上に到達す
ると、θ＝０に下降し、再び階段状に上昇する。ここ
で、θの最上位ビット（ＭＳＢ）に着目すると、０≦θ
≦２^M-1 −１の区間においてはＭＳＢ＝０であり、２
^M-1 ≦θ≦２^M −１の区間においてはＭＳＢ＝１である
ことは明らかである。従って、補数切替回路２１は、Ｍ
ＳＢ＝０のときはレジスタ１４の出力値を出力し、ＭＳ
Ｂ＝１のときはθの１の補数値を出力するので、補数切
替回路２１の出力値θ’は図６（Ａ）の実線に示すよう
に、時刻０から時刻１５までは階段状に上昇し、時刻１
６から時刻３１までは階段状に下降する三角形階段波形
となる。時刻３２からは、時刻０から時刻３１までと同
様の動作を繰り返す。

【００２５】次に加算器２２の出力波形について説明す
る。今、π／２＝２^M-2 −１と表せるので、加算器２２
の出力値はθ’−π／２＝θ’−２^M-2 −１となる。従
って、図６（Ｂ）に破線で示した補数切替回路２１の出
力波形に対して、加算器２２の出力は図６（Ｂ）に実線
で示した三角形階段波形となる。図６（Ｃ）はＲＯＭ１
５’及びＲＯＭ１６’のアドレス対データの関係を示す
図であるが、ＲＯＭ１５’及びＲＯＭ１６’には、Ｍ＝
５のときの補数切替回路２１の出力値０から最大値１５
までをアドレスとして、余弦波形の振幅に相当するデー
タを記憶させておく。従って、図６（Ｂ）に破線で示し
た補数切替回路２１の三角形階段波形値がＲＯＭ１５’
に入力されてアクセスすると、アドレスは０→１→２→
…１４→１５→１５→１４→…→１→０→０→１→…と
変化し、ＲＯＭ１５’に予め記憶している余弦波形を形
成するデータが読み出され、出力される。

【００２６】また、図６（Ｂ）に実線で示した加算器２
２の三角形階段波形値がＲＯＭ１６’に入力されてアク
セスすると、アドレスは７→６→…→１→０→０→１→
…→１４→１５→１５→１４→…と変化し、ＲＯＭ１
６’に予め記憶している余弦波形を形成するデータが読
み出され、出力される。ここで、ＲＯＭ１６’より出力
される波形は、ＲＯＭ１５’から出力される波形のπ／
２の位相遅れの波形である。従って、ＲＯＭ１６’の出
力波形が正弦波形となることは明らかである。上記の動
作に示したように、三角形階段波形を生成し、該波形デ
ータをＲＯＭ１５’及びＲＯＭ１６’のアドレスとして
入力し、アクセスする方法では、ＲＯＭ１５’及びＲＯ
Ｍ１６’のデータは、読み出す波形の半サイクル（０°
〜１８０°）の振幅データでよいことがわかる。ＲＯＭ
１５’及びＲＯＭ１６’の出力は、それぞれＤ／Ａ変換
器１７、Ｄ／Ａ変換器１８でアナログ信号に変換され、
それぞれＬＰＦ１９，ＬＰＦ２０で高調波が除去されて
完全な余弦波形，正弦波形として出力される。該波形
は、第１の実施例で得られた式（７），式（８）に示し
た波形である。

【００２７】次に、図３に示した本発明の第３の実施例
の構成例図の作用について説明する。補数切替回路２１
の出力値θ’と加算器２２の出力値θ’−π／２は、切
替回路２３に入力され、基準クロック信号ｆ_CLK の極性
に従って、ｆ_CLK ＝“１”のときθ’を、ｆ_CLK ＝
“０”のときθ’−π／２を交互に出力する。ＲＯＭ１
５’は、θ’及びθ’−π／２をアドレスとして交互に
アクセスされ、θ’及びθ’−π／２に対応する振幅デ
ータを交互に出力する。ＲＯＭ１５’の出力値は、切替
回路２３と同じタイミングで切替動作する切替回路２４
に入力され、ｆ_CLK＝“１”のときθ’に対応する振幅
データに、ｆ_CLK ＝“０”のときθ’−π／２に対応す
る振幅データにそれぞれ振り分けられて出力される。上
記の動作に示したように、ＲＯＭの前段，後段に同じタ
イミングで切替動作を行う切替回路を配することによっ
て、ＲＯＭを共用できることがわかる。θ’に対応する
振幅データは、Ｄ／Ａ変換器１７，ＬＰＦ１９を介して
アナログ値の余弦波形に変換され、θ’−π／２に対応
する振幅データは、Ｄ／Ａ変換器１８，ＬＰＦ２０を介
してアナログ値の正弦波形に変換されて第１の実施例と
同様に式（７），式（８）に示した波形が得られる。

【００２８】

【発明の効果】以上詳細に説明したように、本発明のダ
イレクトディジタル方式シンセサイザの構成では、積算
動作が、従来方式の１／８の速度のクロック信号で動作
するので、出力周波数の高周波数化、すなわち、広帯域
化及び設定周波数の高精度化が可能である。また、ＲＯ
Ｍのアクセス方法を工夫することによって、ＲＯＭ容量
の縮小が可能であり、小形化に貢献できる。さらに、回
路の大半が論理動作であるため、ＩＣ化が可能であり、
小形化，低消費電力化，低コスト化が容易であるという
利点がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す構成例図である。

【図２】本発明の第２の実施例を示す構成例図である。

【図３】本発明の第３の実施例を示す構成例図である。

【図４】図１の４相並列演算回路の構成例図である。

【図５】図１の積算動作及びレジスタ１４の出力値のタ
イムチャートである。

【図６】図２の補数切替回路２１，加算器２２の出力値
のタイムチャート及びＲＯＭ１５’，ＲＯＭ１６’のア
ドレス対データの説明図である。

【図７】従来のダイレクトディジタル方式シンセサイザ
の構成例図である。

【符号の説明】

１ 基準発振回路 ２ カウンタ ３ ｛×（−１）｝回路 ４ ｛×８｝回路 ５ 加算器 ６ レジスタ ７ ｛×２｝回路 ８ ｛×４｝回路 ９ 加算器 １０ レジスタ １１，１２ ４相並列演算回路 １３ 切替回路 １４ レジスタ １５，１５’，１６，１６’ ＲＯＭ １７，１８ Ｄ／Ａ変換器 １９，２０ ＬＰＦ ２１ 補数切替回路 ２２ 加算器 ２３，２４ 切替回路 １１１，１１２，１１３ 加算器 １１４ レジスタ １０１ 基準発振回路 １０２ 加算器 １０３ レジスタ １０４，１０５ ＲＯＭ １０６，１０７ Ｄ／Ａ変換器 １０８，１０９ ＬＰＦ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 基準クロック信号ｆ_CLK を出力する基準
   発振回路と、 前記基準クロック信号ｆ_CLK を分周し、クロック信号ｆ
   _CLK ／２，ｆ_CLK ／４，ｆ_CLK ／８を出力するカウンタ
   と、 外部より設定される位相ステップ情報Δθを（−１）倍
   して−Δθを出力する｛×（−１）｝回路と、 前記位相ステップ情報Δθを８倍して８・Δθを出力す
   る｛×８｝回路と、 該｛×８｝回路の出力値８・Δθを一方の入力とし、８
   ・Δθの積算値Σ８・Δθを他方の入力として加算演算
   する第１の加算器と、 該第１の加算器の出力値を、前記クロック信号ｆ_CLK ／
   ８のタイミングに従って、積算値Σ８・Δθとして出力
   する第１のレジスタと、 前記位相ステップ情報Δθを２倍して２・Δθを出力す
   る｛×２｝回路と、 前記位相ステップ情報Δθを４倍して４・Δθを出力す
   る｛×４｝回路と、 該｛×４｝回路の出力値４・Δθを一方の入力とし、前
   記第１のレジスタの出力値Σ８・Δθを他方の入力とし
   て減算処理を行う第２の加算器と、 該第２の加算器の出力値を、前記クロック信号ｆ_CLK ／
   ８のタイミングに従って、Σ８・Δθ−４・Δθとして
   出力する第２のレジスタと、 前記｛×（−１）｝回路の出力値−Δθと、前記第１の
   レジスタの出力値Σ８・Δθと、前記位相ステップ情報
   Δθと、前記｛×２｝回路の出力値２・Δθとを入力と
   して並列に加算演算を行い、位相情報Σ８・Δθ−Δ
   θ，Σ８・Δθ，Σ８・Δθ＋Δθ，Σ８・Δθ＋２・
   Δθを出力する第１の４相並列演算回路と、 前記｛×（−１）｝回路の出力値−Δθと、前記第２の
   レジスタの出力値Σ８・Δθ−４・Δθと、前記位相ス
   テップ情報Δθと、前記｛×２｝回路の出力値２・Δθ
   とを入力として並列に加算演算を行い、位相情報Σ８・
   Δθ−５・Δθ，Σ８・Δθ−４・Δθ，Σ８・Δθ−
   ３・Δθ、Σ８・Δθ−２・Δθを出力する第２の４相
   並列演算回路と、 前記第１の４相並列演算回路から出力される位相情報Σ
   ８・Δθ−Δθ，Σ８・Δθ，Σ８・Δθ＋Δθ，Σ８
   ・Δθ＋２・Δθと、前記第２の４相並列演算回路から
   出力される位相情報Σ８・Δθ−５・Δθ，Σ８・Δθ
   −４・Δθ，Σ８・Δθ−３・Δθ，Σ８・Δθ−２・
   Δθとを、前記カウンタから出力されるクロック信号ｆ
   _CLK ／２，ｆ_CLK ／４，ｆ_CLK ／８のタイミングに従っ
   て順次切替え出力する第１の切替回路と、 該第１の切替回路の出力値を、前記基準クロック信号ｆ
   _CLK のタイミングに従って位相情報θとして出力する第
   ３のレジスタと、 該第３のレジスタの出力値θをアドレスとして、予め記
   憶した余弦波形の１サイクル（０°〜３６０°）の振幅
   データを順次読み出すことのできる第１のＲＯＭと、 前記第３のレジスタの出力値θをアドレスとして、予め
   記憶した正弦波形の１サイクル（０°〜３６０°）の振
   幅データを順次読み出すことのできる第２のＲＯＭと、 前記第１のＲＯＭからの出力をアナログ電圧の信号に変
   換する第１のＤ／Ａ変換器と、 前記第２のＲＯＭからの出力をアナログ電圧の信号に変
   換する第２のＤ／Ａ変換器と、 前記第１のＤ／Ａ変換器の出力の高調波成分を除去する
   第１の低域ろ波器と、 前記第２のＤ／Ａ変換器の出力の高調波成分を除去する
   第２の低域ろ波器とを備えたことを特徴とするダイレク
   トディジタル方式シンセサイザ。
2. 【請求項２】 請求項１のダイレクトディジタル方式シ
   ンセサイザおいて、 前記第１のＲＯＭ及び第２のＲＯＭを、 前記第３のレジスタの出力値θの最上位ビットに従い、
   該出力値θの最上位ビットを除く値、もしくはその補数
   値をθ’（０≦θ’≦π）として出力する補数切替回路
   と、 該補数切替回路の出力値θ’を一方の入力とし、π／２
   （ラジアン）を他方の入力として減算処理を行い、θ’
   −π／２を出力する第３の加算器と、 前記補数切替回路の出力値θ’をアドレスとして、予め
   記憶した余弦波形の半サイクル（０°〜１８０°）の振
   幅データを順次読み出すことのできる第３のＲＯＭと、 前記第３の加算器の出力値θ’−π／２をアドレスとし
   て、前記第３のＲＯＭと同じデータを記憶し、順次読み
   出すことのできる第４のＲＯＭとに置き換えたことを特
   徴とする請求項１記載のダイレクトディジタル方式シン
   セサイザ。
3. 【請求項３】 請求項２記載のダイレクトディジタル方
   式シンセサイザにおいて、 前記第３のＲＯＭ及び第４のＲＯＭを、 前記補数切替回路の出力値θ’と、前記加算器の出力値
   θ’−π／２を入力とし、前記基準クロック信号ｆ_CLK
   の極性に従って交互に切替えて出力する第２の切替回路
   と、 該第２の切替回路の出力値をアドレスとして、予め記憶
   した余弦波形の半サイクル（０°〜１８０°）の振幅デ
   ータを順次読み出すことのできる第５のＲＯＭと、 該第５のＲＯＭの出力を、前記第２の切替回路と同じタ
   イミングで出力先を切替える第３の切替回路と、 に置き換えたことを特徴とする請求項２記載のダイレク
   トディジタル方式シンセサイザ。