JPH0413794B2 - - Google Patents
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- Publication number
- JPH0413794B2 JPH0413794B2 JP57059047A JP5904782A JPH0413794B2 JP H0413794 B2 JPH0413794 B2 JP H0413794B2 JP 57059047 A JP57059047 A JP 57059047A JP 5904782 A JP5904782 A JP 5904782A JP H0413794 B2 JPH0413794 B2 JP H0413794B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- ram
- bit
- bits
- output lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ｎビツトの並列なデータ処理と
2nビツトの並列的なデータ処理とが混在するシ
ステム内で用いられ、2nビツトの出力端が2n本
のデータ出力ラインにそれぞれ接続されたランダ
ムアクセスメモリ（RAM）の並列出力ビツト数
を2nビツトとｎビツトに切り換えて用いるため
のRAM制御回路に関し、例えば４ビツトの演算
処理と８ビツトの演算処理が混在する電子式卓上
計算機において、オペランドが格納されるRAM
の出力ビツト数を４ビツトと８ビツトに切換えて
用いるのに好適なものである。
2nビツトの並列的なデータ処理とが混在するシ
ステム内で用いられ、2nビツトの出力端が2n本
のデータ出力ラインにそれぞれ接続されたランダ
ムアクセスメモリ（RAM）の並列出力ビツト数
を2nビツトとｎビツトに切り換えて用いるため
のRAM制御回路に関し、例えば４ビツトの演算
処理と８ビツトの演算処理が混在する電子式卓上
計算機において、オペランドが格納されるRAM
の出力ビツト数を４ビツトと８ビツトに切換えて
用いるのに好適なものである。
一般に、RAMへのデータの書き込みおよび読
み出しは、例えば４ビツトシステムにおいては４
ビツトを並列に、ｎビツトのシステムではｎビツ
トを並列に処理している。第１図に８ビツトの入
出力で、容量が1024ビツトのRAMを示す。図に
おいて、１１はRAM、IN1〜IN8はRAM１１へ
の書き込みデータ、in１〜in８はデータ入力ライ
ン、OUT1〜OUT8はRAM１１からの読み出し
データ、out１〜out8はデータ出力ライン、X1，
X2，X4，X8は列選択信号、Y1，Y2，Y4，Y8は
行選択信号である。
み出しは、例えば４ビツトシステムにおいては４
ビツトを並列に、ｎビツトのシステムではｎビツ
トを並列に処理している。第１図に８ビツトの入
出力で、容量が1024ビツトのRAMを示す。図に
おいて、１１はRAM、IN1〜IN8はRAM１１へ
の書き込みデータ、in１〜in８はデータ入力ライ
ン、OUT1〜OUT8はRAM１１からの読み出し
データ、out１〜out8はデータ出力ライン、X1，
X2，X4，X8は列選択信号、Y1，Y2，Y4，Y8は
行選択信号である。
上記のような構成において、RAM１１へのデ
ータの書き込み時は、書き込みデータIN1〜IN8
が列選択信号X1，X2，X4，X8および行選択信号
Y1，Y2，Y4，Y8によつて選択されたRAM１１
の所定のアドレスへ記憶される。また、データの
読み出し時には、列選択信号X1，X2，X4，X8お
よび行選択信号Y1，Y2，Y4，Y8によつて選択さ
れたアドレスから読み出しデータOUT1〜OUT8
が読み出される。
ータの書き込み時は、書き込みデータIN1〜IN8
が列選択信号X1，X2，X4，X8および行選択信号
Y1，Y2，Y4，Y8によつて選択されたRAM１１
の所定のアドレスへ記憶される。また、データの
読み出し時には、列選択信号X1，X2，X4，X8お
よび行選択信号Y1，Y2，Y4，Y8によつて選択さ
れたアドレスから読み出しデータOUT1〜OUT8
が読み出される。
上記のような構成において、RAM１１から８
ビツトのデータを並列的な読み出す場合には、デ
ータ出力ラインout１〜out８が全て選択されるの
で問題はないが、例えば４ビツトのデータを並列
的に読み出す場合には、データ出力ラインout１
〜out８のうち、４本が選択状態、他の４本が非
選択状態となる。通常、RAM１１の各ビツトの
出力端と各データ出力ラインout１〜out８との間
には、ラツチ回路やクロツクドインバータ等が設
けられており、並列的なデータ出力のタイミング
を図るように構成されているので、RAM１１の
出力のビツト数を変えるためには、上記ラツチ回
路やクロツクドインバータのうち、選択状態の４
ビツトにはクロツクを供給し、非選択状態の４ビ
ツトへのクロツクの供給を停止させることが考え
られる。しかしながら、クロツクの供給が停止さ
れたラツチ回路やスロツクドインバータの出力端
は高インピーダンス状態となるので、非選択の４
本のデータ出力ラインも高インピーダンス状態と
なる。このデータ出力ラインの高インピーダンス
状態は、データラインの状態が不安定となるた
め、システム的にも回路的にも好ましくない。
ビツトのデータを並列的な読み出す場合には、デ
ータ出力ラインout１〜out８が全て選択されるの
で問題はないが、例えば４ビツトのデータを並列
的に読み出す場合には、データ出力ラインout１
〜out８のうち、４本が選択状態、他の４本が非
選択状態となる。通常、RAM１１の各ビツトの
出力端と各データ出力ラインout１〜out８との間
には、ラツチ回路やクロツクドインバータ等が設
けられており、並列的なデータ出力のタイミング
を図るように構成されているので、RAM１１の
出力のビツト数を変えるためには、上記ラツチ回
路やクロツクドインバータのうち、選択状態の４
ビツトにはクロツクを供給し、非選択状態の４ビ
ツトへのクロツクの供給を停止させることが考え
られる。しかしながら、クロツクの供給が停止さ
れたラツチ回路やスロツクドインバータの出力端
は高インピーダンス状態となるので、非選択の４
本のデータ出力ラインも高インピーダンス状態と
なる。このデータ出力ラインの高インピーダンス
状態は、データラインの状態が不安定となるた
め、システム的にも回路的にも好ましくない。
ところで、高速データ処理を行なうためには、
４ビツト処理よりも８ビツト処理の方が有利であ
るが、データの処理内容（例えば四則演算）によ
つては４ビツト処理の方がやり易い場合もある。
しかし、上述したように８ビツト並列出力構成の
RAMから４ビツトの並列出力を得ようとする
と、RAMの読み出しデータラインが高インピー
ダンス状態となるので、４ビツト処理に適したデ
ータであつても８ビツトのデータとして扱えるよ
うに、例えば上位４ビツトのデータとして“０”
を入力して８ビツトの処理を行なう必要がある。
このような処理を行なうことは、RAMの使用効
率が悪く、また、ALUあるいはRAMとデータの
やり取りをする周辺回路のデータ処理が煩雑とな
るとともに消費電力も増加する欠点がある。
４ビツト処理よりも８ビツト処理の方が有利であ
るが、データの処理内容（例えば四則演算）によ
つては４ビツト処理の方がやり易い場合もある。
しかし、上述したように８ビツト並列出力構成の
RAMから４ビツトの並列出力を得ようとする
と、RAMの読み出しデータラインが高インピー
ダンス状態となるので、４ビツト処理に適したデ
ータであつても８ビツトのデータとして扱えるよ
うに、例えば上位４ビツトのデータとして“０”
を入力して８ビツトの処理を行なう必要がある。
このような処理を行なうことは、RAMの使用効
率が悪く、また、ALUあるいはRAMとデータの
やり取りをする周辺回路のデータ処理が煩雑とな
るとともに消費電力も増加する欠点がある。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、ｎビツトの並
列的なデータ処理と2nビツトの並列的なデータ
処理とが混在するシステム内で用いられ、2nビ
ツトの出力端が2n本のデータ出力ラインに接続
されたRAMにおいて、安定した状態で並列出力
ビツト数を2nビツトからｎビツトに切り換えて
用いることができるRAM制御回路を提供するこ
とである。
もので、その目的とするところは、ｎビツトの並
列的なデータ処理と2nビツトの並列的なデータ
処理とが混在するシステム内で用いられ、2nビ
ツトの出力端が2n本のデータ出力ラインに接続
されたRAMにおいて、安定した状態で並列出力
ビツト数を2nビツトからｎビツトに切り換えて
用いることができるRAM制御回路を提供するこ
とである。
［発明の概要］
すなわち、この発明において、上記の目的を達
成するために、ｎビツトの並列的なデータ処理と
2nビツトの並列的なデータ処理とが混在するシ
ステム内で用いられ、2nビツトの出力端が2n本
のデータ出力ラインにそれぞれ接続され、2nビ
ツトの並列的なデータの読み出しとｎビツトの並
列的なデータの読み出しが選択的に行なわれる
RAMにおいて、下位ｎ本の各データ出力ライン
と接地点間にアドレス指定信号で導通制御される
第１グループのｎ個のMOSトランジスタをそれ
ぞれ設けると共に、残りの上位ｎ本の各データ出
力ラインと接地点間にこのRAMの出力ビツト数
の切り換えを制御する制御信号で導通制御される
第２グループのｎ個のMOSトランジスタをそれ
ぞれ設け、RAMからの下位ｎビツトまたは上位
ｎビツトのデータの並列的な読み出し時に、不使
用となる上位ｎ本または下位ｎ本のデータ出力ラ
インを、上記第２グループまたは第１グループの
MOSトランジスタを導通させて接地電位に定め
るように構成したものである。
成するために、ｎビツトの並列的なデータ処理と
2nビツトの並列的なデータ処理とが混在するシ
ステム内で用いられ、2nビツトの出力端が2n本
のデータ出力ラインにそれぞれ接続され、2nビ
ツトの並列的なデータの読み出しとｎビツトの並
列的なデータの読み出しが選択的に行なわれる
RAMにおいて、下位ｎ本の各データ出力ライン
と接地点間にアドレス指定信号で導通制御される
第１グループのｎ個のMOSトランジスタをそれ
ぞれ設けると共に、残りの上位ｎ本の各データ出
力ラインと接地点間にこのRAMの出力ビツト数
の切り換えを制御する制御信号で導通制御される
第２グループのｎ個のMOSトランジスタをそれ
ぞれ設け、RAMからの下位ｎビツトまたは上位
ｎビツトのデータの並列的な読み出し時に、不使
用となる上位ｎ本または下位ｎ本のデータ出力ラ
インを、上記第２グループまたは第１グループの
MOSトランジスタを導通させて接地電位に定め
るように構成したものである。
以下、この発明の一実施例について図面を参照
して説明する。第２図はその構成を示すもので、
データ出力ラインout１〜out８の出力選択手段と
して、データ出力ラインout１〜out８と接地点間
にそれぞれMOSトランジスタTr1〜Tr4および
Tr5〜Tr8を設け、アドレス指定（行選択）信号
Y1およびメモリセルアレイの周辺回路を制御す
る制御信号、すなわちRAMのビツト数を切換え
る制御信号Y1′によつて導通制御するように構成
したものである。
して説明する。第２図はその構成を示すもので、
データ出力ラインout１〜out８の出力選択手段と
して、データ出力ラインout１〜out８と接地点間
にそれぞれMOSトランジスタTr1〜Tr4および
Tr5〜Tr8を設け、アドレス指定（行選択）信号
Y1およびメモリセルアレイの周辺回路を制御す
る制御信号、すなわちRAMのビツト数を切換え
る制御信号Y1′によつて導通制御するように構成
したものである。
上記のような構成において動作を説明する。
「Y1＝０、Y1′＝０」の時は、トランジスタTr1〜
Tr8は全てオフ状態となるので、データ出力ライ
ンout１〜out８が選択され、８ビツトの読み出し
データOUT1〜OUT8が読み出される。また、
「Y1＝０、Y1′＝１」の時は、トランジスタTr1〜
Tr4はオフ状態、トランジスタTr5〜Tr8はオン状
態となるので、データ出力ラインout５〜out８が
接地される。従つて、読み出しデータOUT1〜
OUT4が選択、OUT5〜OUT8が非選択状態とな
り、データOUT1〜OUT4の４ビツトのデータが
読み出される。「Y1＝１、Y1′＝０」の時は、ト
ランジスタTr1〜Tr4はオン状態、トランジスタ
Tr5〜Tr8はオフ状態となるので、データ出力ラ
インout１〜out４が接地され、読み出しデータ
OUT1〜OUT4が非選択、OUT5〜OUT8が選択
状態となり、データOUT5〜OUT8の４ビツトの
データが読み出される。
「Y1＝０、Y1′＝０」の時は、トランジスタTr1〜
Tr8は全てオフ状態となるので、データ出力ライ
ンout１〜out８が選択され、８ビツトの読み出し
データOUT1〜OUT8が読み出される。また、
「Y1＝０、Y1′＝１」の時は、トランジスタTr1〜
Tr4はオフ状態、トランジスタTr5〜Tr8はオン状
態となるので、データ出力ラインout５〜out８が
接地される。従つて、読み出しデータOUT1〜
OUT4が選択、OUT5〜OUT8が非選択状態とな
り、データOUT1〜OUT4の４ビツトのデータが
読み出される。「Y1＝１、Y1′＝０」の時は、ト
ランジスタTr1〜Tr4はオン状態、トランジスタ
Tr5〜Tr8はオフ状態となるので、データ出力ラ
インout１〜out４が接地され、読み出しデータ
OUT1〜OUT4が非選択、OUT5〜OUT8が選択
状態となり、データOUT5〜OUT8の４ビツトの
データが読み出される。
上記のアドレス指定信号Y1と制御信号Y1′のレ
ベルと出力の選択、非選択の関係を第３図に一括
して示す。
ベルと出力の選択、非選択の関係を第３図に一括
して示す。
上述したように、８ビツトの並列的なデータの
読み出しと、上位４ビツトまたは下位４ビツトの
並列的なデータ読み出しを、アドレス指定信号
Y1と制御信号Y1′のレベルに応じて自由に選択で
き、且つ非選択のデータ出力ラインを接地電位に
固定することができる。従つで、８ビツトのデー
タ出力ラインを有するRAMにおいて、４ビツト
のデータの読み出しを安定した状態で行なうこと
ができるので、４ビツト処理に適したデータの上
位４ビツトに“０”を入力して８ビツトにし、８
ビツトのデータとして処理する必要はない。
読み出しと、上位４ビツトまたは下位４ビツトの
並列的なデータ読み出しを、アドレス指定信号
Y1と制御信号Y1′のレベルに応じて自由に選択で
き、且つ非選択のデータ出力ラインを接地電位に
固定することができる。従つで、８ビツトのデー
タ出力ラインを有するRAMにおいて、４ビツト
のデータの読み出しを安定した状態で行なうこと
ができるので、４ビツト処理に適したデータの上
位４ビツトに“０”を入力して８ビツトにし、８
ビツトのデータとして処理する必要はない。
なお、上記実施例では８ビツト並列出力構成の
RAMから４ビツトの並列出力を得る場合につい
て説明したが、この発明は上記ビツト数に限られ
るものではないことはもちろんである。
RAMから４ビツトの並列出力を得る場合につい
て説明したが、この発明は上記ビツト数に限られ
るものではないことはもちろんである。
［発明の効果］
以上説明したようにこの発明によれば、ｎビツ
トの並列的なデータ処理と2nビツトの並列的な
データ処理とが混在するシステム内で用いられ、
2nビツトの出力端が2n本のデータ出力ラインに
それぞれ接続されたRAMにおいて、安定した状
態で並列出力ビツト数を2nビツトからのビツト
に切り換えて用いることができるRAM制御回路
が得られる。
トの並列的なデータ処理と2nビツトの並列的な
データ処理とが混在するシステム内で用いられ、
2nビツトの出力端が2n本のデータ出力ラインに
それぞれ接続されたRAMにおいて、安定した状
態で並列出力ビツト数を2nビツトからのビツト
に切り換えて用いることができるRAM制御回路
が得られる。
第１図は従来のRAMを示す図、第２図はこの
発明の一実施例に係るRAM制御回路を示す図、
第３図は上記第２図のRAM制御回路の動作を設
明するための図である。 １１……RAM、IN1〜IN8……書き込みデー
タ、in１〜in８……データ入力ライン、OUT1〜
OUT8……読み出しデータ、out１〜out８……デ
ータ出力ライン、Tr1〜Tr8……トランジスタ。
発明の一実施例に係るRAM制御回路を示す図、
第３図は上記第２図のRAM制御回路の動作を設
明するための図である。 １１……RAM、IN1〜IN8……書き込みデー
タ、in１〜in８……データ入力ライン、OUT1〜
OUT8……読み出しデータ、out１〜out８……デ
ータ出力ライン、Tr1〜Tr8……トランジスタ。
Claims (1)
- １ ｎビツトの並列的なデータ処理と2nビツト
の並列的なデータ処理とが混在するシステム内で
用いられ、2nビツトの出力端が2n本のデータ出
力ラインにそれぞれ接続され、2nビツトの並列
的なデータの読み出しとｎビツトの並列的なデー
タの読み出しが選択的に行なわれるRAMにおい
て、下位ｎ本の各データ出力ラインと接地点間に
アドレス指定信号で導通制御される第１グループ
のｎ個のMOSトランジスタをそれぞれ設けると
共に、残りの上位ｎ本の各データ出力ラインと接
地点間にこのRAMの出力ビツト数の切り換えを
制御する制御信号で導通制御される第２グループ
のｎ個のMOSトランジスタをそれぞれ設け、
RAMからの下位ｎビツトまたは上位ｎビツトの
データの並列的な読み出し時に、不使用となる上
位ｎ本または下位ｎ本のデータ出力ラインを、上
記第２グループまたは第１グループのMOSトラ
ンジスタを導通させて接地電位に定めるように構
成したことを特徴とするRAM制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059047A JPS58177583A (ja) | 1982-04-09 | 1982-04-09 | Ｒａｍ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059047A JPS58177583A (ja) | 1982-04-09 | 1982-04-09 | Ｒａｍ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58177583A JPS58177583A (ja) | 1983-10-18 |
| JPH0413794B2 true JPH0413794B2 (ja) | 1992-03-10 |
Family
ID=13102006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57059047A Granted JPS58177583A (ja) | 1982-04-09 | 1982-04-09 | Ｒａｍ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58177583A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56130884A (en) * | 1980-03-14 | 1981-10-14 | Toshiba Corp | Semiconductor memory device |
-
1982
- 1982-04-09 JP JP57059047A patent/JPS58177583A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58177583A (ja) | 1983-10-18 |
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