JPH04139859A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH04139859A JPH04139859A JP26434890A JP26434890A JPH04139859A JP H04139859 A JPH04139859 A JP H04139859A JP 26434890 A JP26434890 A JP 26434890A JP 26434890 A JP26434890 A JP 26434890A JP H04139859 A JPH04139859 A JP H04139859A
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- JP
- Japan
- Prior art keywords
- wiring
- insulating film
- opening
- forming
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置およびその製造方法に関し、特に多
層配線の接続構造およびその製造方法に関するものであ
る。
層配線の接続構造およびその製造方法に関するものであ
る。
従来技術による多層配線の接続構造について第6図(a
)の平面図とそのA−B断面図である第6図(b)を参
照して説明する。
)の平面図とそのA−B断面図である第6図(b)を参
照して説明する。
半導体基板1上に第1の絶縁膜2を介して第1の配線3
が形成され、第2の絶縁膜4を介して第2の配線5が形
成され、第3の絶縁膜6を介して第3の配線7が形成さ
れている。
が形成され、第2の絶縁膜4を介して第2の配線5が形
成され、第3の絶縁膜6を介して第3の配線7が形成さ
れている。
第2の絶縁膜4および第3の絶縁膜6に開けられたピア
ホール8を通して第1の配線3と第3の配線7とが接続
されている。
ホール8を通して第1の配線3と第3の配線7とが接続
されている。
ピアホール8は例えば選択CVD法によりタングステン
なとの高融点金属9て埋め込まれる。
なとの高融点金属9て埋め込まれる。
第2の配線5は第1の配線3および第3の配線7と電気
的に絶縁するために、ピアホール8から一定距離をとる
必要がある。
的に絶縁するために、ピアホール8から一定距離をとる
必要がある。
第6図(aL (b)に示すように、ピアホール8に
埋め込まれた高融点金属9が第2の配線5と電気的にシ
ョートしないために、ピアホール8と第2の配線5との
間に一定距離が必要になる。
埋め込まれた高融点金属9が第2の配線5と電気的にシ
ョートしないために、ピアホール8と第2の配線5との
間に一定距離が必要になる。
一定距離としてピアホール8と第2の配線5との位置合
せ余裕や、ピアホール8、第2の配線5の司法ばらつき
を考慮して1.5μ以上必要である(第1の配線3と第
3の配線7との接続部の近傍には第2の配線5を配置で
きない)。
せ余裕や、ピアホール8、第2の配線5の司法ばらつき
を考慮して1.5μ以上必要である(第1の配線3と第
3の配線7との接続部の近傍には第2の配線5を配置で
きない)。
第1の配線と第3の配線との位置関係を良く考慮して第
2の配線を設計しなくてはならないため、配線密度を上
げるのが困難になる。
2の配線を設計しなくてはならないため、配線密度を上
げるのが困難になる。
また配線の配置−にの制約か大きく、設計が複雑になり
多くの労力と工数が必要になるという問題がある。
多くの労力と工数が必要になるという問題がある。
本発明の半導体装置は、半導体基板」二に設けられた第
1の絶縁膜と、前記第1の絶縁膜上に設けられた第1の
配線と、前記第1の配線上を含む全面に設けられた第2
の絶縁膜と前記第2の絶縁膜上に設けられた第2の配線
と、前記第2の配線上を含む全面に設けられた第3の絶
縁膜と、前記第3の絶縁膜上に設けられた第3の配線と
、前記第■の配線と前記第3の配線とを垂直に接続する
開口部を有し、前記開口部の少なくとも一部が前記第2
の配線を貫通して設けられ、前記開口部の内壁に沿って
絶縁膜か設けられ、前記開口部内を前記第1の配線から
前記第3の配線に到る金属が設けられるものである。
1の絶縁膜と、前記第1の絶縁膜上に設けられた第1の
配線と、前記第1の配線上を含む全面に設けられた第2
の絶縁膜と前記第2の絶縁膜上に設けられた第2の配線
と、前記第2の配線上を含む全面に設けられた第3の絶
縁膜と、前記第3の絶縁膜上に設けられた第3の配線と
、前記第■の配線と前記第3の配線とを垂直に接続する
開口部を有し、前記開口部の少なくとも一部が前記第2
の配線を貫通して設けられ、前記開口部の内壁に沿って
絶縁膜か設けられ、前記開口部内を前記第1の配線から
前記第3の配線に到る金属が設けられるものである。
また本発明の半導体装置の製造方法は、半導体基板上に
第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に
第1の配線を形成する工程と、全面に第2の絶縁膜を形
成する工程と、前記第2の絶縁膜上に第2の配線を形成
する工程と、全面に第3の絶縁膜を形成する工程と、開
口部の少なくとも一部が前記第2の配線を貫通する位置
に前記第1の配線上の前記第2の絶縁膜、前記第2の配
線、前記第3の絶縁膜に開口部を形成する工程と、前記
開口部の内壁を含む全面に前記開口部の径よりも十分小
さい膜厚の第4の絶縁膜を形成する工程と、異方性エツ
チングして前記開口部の内壁にのみ前記第4の絶縁膜を
残す工程と、前記第1の配線」−の開口部を金属で埋め
込む工程と、前記聞口部を覆って第3の配線を形成する
工程とからなるものである。
第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に
第1の配線を形成する工程と、全面に第2の絶縁膜を形
成する工程と、前記第2の絶縁膜上に第2の配線を形成
する工程と、全面に第3の絶縁膜を形成する工程と、開
口部の少なくとも一部が前記第2の配線を貫通する位置
に前記第1の配線上の前記第2の絶縁膜、前記第2の配
線、前記第3の絶縁膜に開口部を形成する工程と、前記
開口部の内壁を含む全面に前記開口部の径よりも十分小
さい膜厚の第4の絶縁膜を形成する工程と、異方性エツ
チングして前記開口部の内壁にのみ前記第4の絶縁膜を
残す工程と、前記第1の配線」−の開口部を金属で埋め
込む工程と、前記聞口部を覆って第3の配線を形成する
工程とからなるものである。
本発明の第1の実施例について、第1図(a)の平面図
とそのA−B断面図である第1図(b)とを参照して説
明する。
とそのA−B断面図である第1図(b)とを参照して説
明する。
半導体基板1上に厚さ1μmの酸化シリコン膜からなる
第1の絶縁膜2を介して厚さ0.5μmのアルミからな
る第2の配線5が形成される。
第1の絶縁膜2を介して厚さ0.5μmのアルミからな
る第2の配線5が形成される。
その上に厚さ1μmの酸化シリコン膜からなる第2の絶
縁膜4を介して厚さ0.5μmのアルミからなる第2の
配線5が形成される。
縁膜4を介して厚さ0.5μmのアルミからなる第2の
配線5が形成される。
その上に厚さ1μmの酸化シリコン膜からなる第3の絶
縁膜6を介して厚さ0.5μmのアルミからなる第3の
配線7が形成される。
縁膜6を介して厚さ0.5μmのアルミからなる第3の
配線7が形成される。
第2の絶縁膜4、第2の配線5、第3の絶縁膜6を貫通
して開けられたピアホール8を伝って第1の配線3と第
3の配線7とが接続される。
して開けられたピアホール8を伝って第1の配線3と第
3の配線7とが接続される。
ピアホール8は選択CVD法により第1の配線3上に成
長したタングステンなどの高融点金属9によって埋め込
まれる。
長したタングステンなどの高融点金属9によって埋め込
まれる。
ピアホール8の内壁は高融点金属9と第2の配線5との
間を絶縁するために酸化シリコン膜からナル厚さ0.1
μmのスペーサ10が形成されている。
間を絶縁するために酸化シリコン膜からナル厚さ0.1
μmのスペーサ10が形成されている。
つぎに本発明の第1の実施例の製造方法について、第2
図(a)〜(f)を参1(6シて説明する。
図(a)〜(f)を参1(6シて説明する。
はじめに第2図(a、 )に示すように、半導体基板1
上に常圧CVD法により酸化シリコン膜からなる厚さ1
μmの第1の絶縁膜2を形成する。
上に常圧CVD法により酸化シリコン膜からなる厚さ1
μmの第1の絶縁膜2を形成する。
つぎにスパッタ法により全面に厚さ0.5μmのアルミ
を堆積してから、選択エツチングして第1の配線3を形
成する。
を堆積してから、選択エツチングして第1の配線3を形
成する。
つぎにプラズマCV I)法により厚さ1.0μmの酸
化シリコン膜からなる第2の絶縁膜4を堆積する。
化シリコン膜からなる第2の絶縁膜4を堆積する。
つぎにスパッタ法により全面に厚さ0.5μmのアルミ
を堆積してから、選択エツチングして第2の配線5を形
成する。
を堆積してから、選択エツチングして第2の配線5を形
成する。
つぎにプラズマCV l)法により厚さ1.0μmの酸
化シリコン膜からなる第3の絶縁膜6を堆積してからフ
ォトレジスト11を形成する。
化シリコン膜からなる第3の絶縁膜6を堆積してからフ
ォトレジスト11を形成する。
つぎに第2図(1))に示すように、フ、1 トレジス
ト11をマスクとして第3の絶縁膜6、第2の配線5、
第2の絶縁膜4を異方性エツチングしたのち、フォトレ
ジスト11を除去して、第1の配線3上にピアホール8
か形成される。
ト11をマスクとして第3の絶縁膜6、第2の配線5、
第2の絶縁膜4を異方性エツチングしたのち、フォトレ
ジスト11を除去して、第1の配線3上にピアホール8
か形成される。
このときピアホール8は第2の配線5を貫通して形成さ
れる。
れる。
つぎに第2図(C)に示すように、全面に厚さ0.1μ
mの酸化シリコン膜からなる第4の絶縁膜12を形成す
る。
mの酸化シリコン膜からなる第4の絶縁膜12を形成す
る。
つぎに第2図(d)に示すように、第4の絶縁膜12を
異方性エツチングすることにより、ピアホール内壁部の
みに第4の絶縁膜(12)を残して、スペーサ10とす
る。
異方性エツチングすることにより、ピアホール内壁部の
みに第4の絶縁膜(12)を残して、スペーサ10とす
る。
つぎに第2図(e)に示すように、選択CVD法により
第1の配線3の上のみにタングステンなどの高融点金属
9を成長させて、ピアホール8を埋め込む。
第1の配線3の上のみにタングステンなどの高融点金属
9を成長させて、ピアホール8を埋め込む。
つぎに第2図(f)に示すように、全面に厚さ0.5μ
mのアルミを堆積してから、ピアホール8を覆うように
選択エツチングして第3の配線7を得る。
mのアルミを堆積してから、ピアホール8を覆うように
選択エツチングして第3の配線7を得る。
本実施例ではスペーサ10がピアホール8に対して自己
整合的に形成される。
整合的に形成される。
したがって第2の配線5と高融点金属9きの絶縁に要す
る距離は約0.1μmであり、従来技術の約1.5μm
よりも大幅に縮小することができる。
る距離は約0.1μmであり、従来技術の約1.5μm
よりも大幅に縮小することができる。
つぎに本発明の第2の実施例について、@3図(a)の
平面図と、そのA−B断面図である第3図(b)および
C−1つ断面図である第3図(C)を参照して説明する
。
平面図と、そのA−B断面図である第3図(b)および
C−1つ断面図である第3図(C)を参照して説明する
。
本実施例においては、ピアホール8に対する第2の配線
5の位置が異なっている。
5の位置が異なっている。
第1の配線3と第3の配線7とを接続するためのピアホ
ール8の右半分が、第2の配線5を貫通している。
ール8の右半分が、第2の配線5を貫通している。
ピアホール8の右半分は第2の絶縁膜4、第2の配線5
、第3の絶縁膜6を貫通し、ピアホール8の左半分は第
2の絶縁膜4、第3の絶縁膜6を貫通することになる。
、第3の絶縁膜6を貫通し、ピアホール8の左半分は第
2の絶縁膜4、第3の絶縁膜6を貫通することになる。
ここでもピアホール8の内壁に厚さ0.1μmのスペー
サ10が設けられているため、ピアホール内の高融点金
属9と第2の配線5とは絶縁されている。
サ10が設けられているため、ピアホール内の高融点金
属9と第2の配線5とは絶縁されている。
第1の配線3と第2の配線5とが平面的に一部重なって
いても、第2の配線5とショートすることなく第1の配
線3と第3の配線7とを接続することができる。
いても、第2の配線5とショートすることなく第1の配
線3と第3の配線7とを接続することができる。
したがって第2の配線の配置上の制約か減り、第2の配
線の密度の向上および配線の配置の自由度の向上が実現
された。
線の密度の向上および配線の配置の自由度の向上が実現
された。
つぎに配線層の集積度がとの程度向上するかについて、
第4図(a)の平面図とそのA−B断面図である第4図
(b)とを参り、6シて説明する。
第4図(a)の平面図とそのA−B断面図である第4図
(b)とを参り、6シて説明する。
比較のために従来技術について、第5図(a)の平面図
とそのA−B断面図である第5図(b)とに示す。
とそのA−B断面図である第5図(b)とに示す。
第1の配線と第3の配線との接続用のピアホールを隣接
して配置する場合を考える。
して配置する場合を考える。
第4図(a)、(b)では第2の配線を貫通してピアホ
ールを形成している。aはピアホールの内径、bはスペ
ーサの幅、Cはピアホール−第2の配線間隔、dは第2
の配線間隔である。
ールを形成している。aはピアホールの内径、bはスペ
ーサの幅、Cはピアホール−第2の配線間隔、dは第2
の配線間隔である。
標準値としてa = 1 、0 u m 1b = 0
.1 uml c=1.0μmとすると、ピアホール間
のピッチは a+b+c+d+c+b=4.2μm となる。ここでCの値は第2の配線5のピアホール部に
おける有効な線幅が2.0μmとなるように定めた。
.1 uml c=1.0μmとすると、ピアホール間
のピッチは a+b+c+d+c+b=4.2μm となる。ここでCの値は第2の配線5のピアホール部に
おける有効な線幅が2.0μmとなるように定めた。
つぎに従来技術におけるピアホール間のピッチを求める
。
。
第5図(a)においてeはピアホールの径、fはピアホ
ール−第2の配線間隔、gは第2の配線幅である。eの
値は第6図と同様に1.0μmとする。fの値はピアホ
ールと第2の配線のばらつきを考慮して1.5μmは必
要である。gの値は第4図(a)と同様に第2の配線の
有効な線幅2.0μmと一致させた。したがってピアホ
ール間のピッチは e+f+g+f=6.0μm となる。
ール−第2の配線間隔、gは第2の配線幅である。eの
値は第6図と同様に1.0μmとする。fの値はピアホ
ールと第2の配線のばらつきを考慮して1.5μmは必
要である。gの値は第4図(a)と同様に第2の配線の
有効な線幅2.0μmと一致させた。したがってピアホ
ール間のピッチは e+f+g+f=6.0μm となる。
本発明によりピアホール間のピッチは従来技術に比べて
70%(4,2μm/6.0μm=0゜7)に縮小され
たことがわかる。
70%(4,2μm/6.0μm=0゜7)に縮小され
たことがわかる。
本発明により第2の配線の集積度と合わせて第1の配線
の集積度も向上できる利点がある。
の集積度も向上できる利点がある。
さらに回路変更などのため第2の配線が存在するピアホ
ールの位置を変更するには、従来技術では第2の配線を
ピアホール部から離れた位置に移さなければならない。
ールの位置を変更するには、従来技術では第2の配線を
ピアホール部から離れた位置に移さなければならない。
しかし本発明では第2の配線の位置を移すことなくピア
ホール位置を変更できるので、設計変更するマスクパタ
ーン層の数が少ないという効果もある。
ホール位置を変更できるので、設計変更するマスクパタ
ーン層の数が少ないという効果もある。
本発明は3層配線の半導体装置に限定されることなく、
4層以上の多層配線構造の半導体装置にも適用すること
ができる。
4層以上の多層配線構造の半導体装置にも適用すること
ができる。
第1の配線と第3の配線とを接続するとき、第1の配線
と第3の配線との間に設けられた第2の配線の位置を自
由に設定できる。レイアウト上の自由度が向上し、設計
の効率が」二るという効果がある。
と第3の配線との間に設けられた第2の配線の位置を自
由に設定できる。レイアウト上の自由度が向上し、設計
の効率が」二るという効果がある。
またピアホール部の高融点金属と第2の配線との間の絶
縁膜はピアホールに対し自己整合的に形成することがで
きるので、ピアホールと第2の配線との間に位置合わせ
の余裕を見込む必要がなく、配線層の集積度を向上でき
るという効果もある。
縁膜はピアホールに対し自己整合的に形成することがで
きるので、ピアホールと第2の配線との間に位置合わせ
の余裕を見込む必要がなく、配線層の集積度を向上でき
るという効果もある。
さらに回路変更などの目的でピアホール位置を変更する
ときに、変更を要するマスク層の数が少なくなるという
効果もある。
ときに、変更を要するマスク層の数が少なくなるという
効果もある。
第1図(a)は本発明の第1の実施例を示す平面図、第
1図(b)は第1図(a)のA−B断面図、第2図(a
)〜(f)は本発明の第1の実施例を工程順に示す断面
図、第3図(a)は本発明の第2の実施例を示す平面図
、第3図(1))は第3図(a)のA−B断面図、第3
図(C)は第3図(a)のC−D断面図、第4図(a)
は本発明の詳細な説明する平面図、第4図(b)は第4
図(a)のA−B断面図、第5図(a)は従来技術によ
る多層配線の接続構造を説明する平面図、第5図(b)
は第5図(a)のA−B断面図、第6図(a)は従来技
術による多層配線の接続構造を示す平面図、第6図(b
)は第6図(a)のAB断面図である。 1・・・半導体基板、2・・・第1の絶縁膜、3・・・
第1の配線、4・・・第2の絶縁膜、5・・・第2の配
線、6・・・第3の絶縁膜、7・・・第3の配線、8・
・・ピアホール、9・・・高融点金属、10・・・スペ
ーサ、11・・・フォトレジスト、12・・・第4の絶
縁膜。
1図(b)は第1図(a)のA−B断面図、第2図(a
)〜(f)は本発明の第1の実施例を工程順に示す断面
図、第3図(a)は本発明の第2の実施例を示す平面図
、第3図(1))は第3図(a)のA−B断面図、第3
図(C)は第3図(a)のC−D断面図、第4図(a)
は本発明の詳細な説明する平面図、第4図(b)は第4
図(a)のA−B断面図、第5図(a)は従来技術によ
る多層配線の接続構造を説明する平面図、第5図(b)
は第5図(a)のA−B断面図、第6図(a)は従来技
術による多層配線の接続構造を示す平面図、第6図(b
)は第6図(a)のAB断面図である。 1・・・半導体基板、2・・・第1の絶縁膜、3・・・
第1の配線、4・・・第2の絶縁膜、5・・・第2の配
線、6・・・第3の絶縁膜、7・・・第3の配線、8・
・・ピアホール、9・・・高融点金属、10・・・スペ
ーサ、11・・・フォトレジスト、12・・・第4の絶
縁膜。
Claims (1)
- 【特許請求の範囲】 1、半導体基板上に設けられた第1の絶縁膜と、前記第
1の絶縁膜上に設けられた第1の配線と、前記第1の配
線上を含む全面に設けられた第2の絶縁膜と前記第2の
絶縁膜上に設けられた第2の配線と、前記第2の配線上
を含む全面に設けられた第3の絶縁膜と、前記第3の絶
縁膜上に設けられた第3の配線と、前記第1の配線と前
記第3の配線とを垂直に接続する開口部を有し、前記開
口部の少なくとも一部が前記第2の配線を貫通して設け
られ、前記開口部の内壁に沿って絶縁膜が設けられ、前
記開口部内を前記第1の配線から前記第3の配線に到る
金属が設けられることを特徴とする半導体装置。 2、半導体基板上に第1の絶縁膜を形成する工程と、前
記第1の絶縁膜上に第1の配線を形成する工程と、全面
に第2の絶縁膜を形成する工程と、前記第2の絶縁膜上
に第2の配線を形成する工程と、全面に第3の絶縁膜を
形成する工程と、開口部の少なくとも一部が前記第2の
配線を貫通する位置に前記第1の配線上の前記第2の絶
縁膜、前記第2の配線、前記第3の絶縁膜に開口部を形
成する工程と、前記開口部の内壁を含む全面に前記開口
部の径よりも十分小さい膜厚の第4の絶縁膜を形成する
工程と、異方性エッチングして前記開口部の内壁にのみ
前記第4の絶縁膜を残す工程と、前記第1の配線上の開
口部を金属で埋め込む工程と、前記開口部を覆って第3
の配線を形成することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26434890A JPH04139859A (ja) | 1990-10-01 | 1990-10-01 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26434890A JPH04139859A (ja) | 1990-10-01 | 1990-10-01 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04139859A true JPH04139859A (ja) | 1992-05-13 |
Family
ID=17401913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26434890A Pending JPH04139859A (ja) | 1990-10-01 | 1990-10-01 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04139859A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41868E1 (en) | 1998-01-28 | 2010-10-26 | Hitachi, Ltd. | Semiconductor memory device |
-
1990
- 1990-10-01 JP JP26434890A patent/JPH04139859A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41868E1 (en) | 1998-01-28 | 2010-10-26 | Hitachi, Ltd. | Semiconductor memory device |
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