JPH04140828A - 乱数発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は乱数発生装置、特にコンピュータゲームに使用
される乱数発生装置に関する。

［従来の技術］ 従来より、コンピュータゲームは一般大衆の娯楽として
楽しまれているが、近年のコンピュータゲームは、需要
者の要求に応えるためソフトウェア、ハードウェア共に
高度化、複雑化している。

コンピュータゲームにおいては、ゲームの興趣を高める
ために、例えば敵が発生する位置や頻度をランダムに変
化させることがあり、内部で乱数を発生させてその乱数
を用いて制御するようにしている。従来は、ＣＰＵの内
部レジスタを利用して乱数を発生したり、プログラムに
より乱数を発生させたりしていた。

［発明が解決しようとする課題］ コンピュータゲームが一定のストーリーで組み立てられ
ている場合には、利用する乱数は数学的な意味で完全な
純乱数ではなく、再現性のある疑似乱数の方が望ましい
。しかしながら、従来の方法により発生する乱数は、特
にコンピュータゲームに適合した乱数であることを考慮
していないため、例えば、乱数の変化量が大きすぎて、
あるときにはゲーム中に敵が頻繁に発生しすぎたり、あ
るときにはゲーム中に敵がなかなか出現しなくなったり
するという問題があった。

本発明の目的は、特にコンピュータゲームに使用するの
に適した再現性のある疑似乱数を発生することができる
乱数発生装置を提供することにある。

［課題を解決するための手段］ 上記目的は、発生する乱数データをラッチする第１のラ
ッチと、アドレスバス中の所定のアドレス信号と、デー
タバス中の所定のデータ信号との組合わせデータを、コ
ントロールバス中の所定のコントロール信号に同期して
ラッチする第２のラッチと、前記第１のラッチにラッチ
された乱数データと前記第２のラッチにラッチされた組
合わせデータとを加算する加算器とを有し、前記加算器
の加算結果を乱数データとして前記第１のラッチにラッ
チすることを特徴とする乱数発生装置によって達成され
る。

［作用］ 本発明によれば、所定のアドレス信号と所定のデータ信
号との組合わせデータを加算して乱数を発生するように
しているので、特にコンピュータゲームに使用するのに
適した再現性のある疑似乱数を発生することができる。

［実施例］ 本発明の一実施例による乱数発生装置を第１図及び第２
図を用いて説明する。第１図は乱数発生装置のブロック
図、第２図は乱数発生装置の動作を示すタイムチャート
である。

本実施例による乱数発生装置は、ＣＰＵのアドレスバス
中のアドレス信号と、データバス中のデータ信号とを組
合わせた組合わせデータを、コントロール信号に同期し
てラッチし、ラッチした組合わせデータを加算すること
により乱数を発生するようにしたものである。

ラッチ１には、アドレスバスにより伝送されるアドレス
信号ＡＤＲ３の例えば下位２ビツトのアドレス信号線と
、データバスにより伝送されるデータ信号ＤＡＴＡの例
えば下位３ビツトのデータ信号線とか入力されている。

ラッチ１では、アドレス信号ＡＤＲ３の２ビツトを上位
２ビツトとし、データ信号ＤＡＴＡの３ビツトを下位３
ビツトとする５ビツトの組合わせデータとしてラッチす
る。

アドレス信号ＡＤＲ８の下位２ビツトを組合わせデータ
の上位２ビツトとしたのは、アドレス信号ＡＤＲ３の下
位２ビツトはこまかく変動するので組合わせデータが大
きく変動するからである。

ラッチ１にはコントロールバスのうちデータストローブ
信号ＤＳが入力されており、データストローブ信号ＤＳ
の立上がりに同期して組合わせデータをう・ｙチする。

データストローブ信号ＤＳの立上がりに同期して組合わ
せデータをラッチするようにしているのは、第２図に示
すように、データストローブ信号ＤＳの立上がりではア
ドレス信号ＡＤＲ３もデータ信号ＤＡＴＡも確実に出力
されているからである。

アダー２は、ラッチ１によりラッチされた５ビツトの組
合わせデータと、後述するラッチ４によりラッチされて
いる１６ビツトの乱数データとを加算する。

データセレクタ３は、アダー２により加算された加算結
果（１６ビツト）と、ＣＰＵ（図示せず）からデータバ
スを介して送られてくる設定乱数データ（１６ビツト）
とのいずれかを選択して出力する。

ラッチ４は、データセレクタ３から出力されたデータを
乱数データとしてラッチする。ラッチ４には、ラッチ１
と同じくコントロールバスのうちデータストローブ信号
ＤＳが入力されており、データストローブ信号ＤＳの立
上がりに同期して乱数データをラッチする。ラッチ４に
ラッチされた乱数データはアダー２に戻され、アダー２
で組合わせデータと加算される。

ラッチ４にラッチされた乱数データはバッファ５を介し
てデータバスに出力される。

本実施例の動作を説明する。

乱数データを発生する場合には、まずＣＰＵからデータ
バスに設定乱数データを出力し、データセレクタ３はデ
ータバスを介して入力された設定乱数データを選択して
ラッチ４に出力する。

ラッチ４は設定乱数データをラッチし、バッファ５を介
して最初の乱数データとして出力すると共に、アダー２
にも出力する。

アダー２は、ラッチ４からの乱数データと、ラッチ１に
よりラッチされたアドレス信号とデータ信号の組合せデ
ータを加算して、その加算結果をデータセレクタ３に出
力する。

データセレクタ３は、アダー２からの加算結果を選択す
るようにして、ラッチ４に次の乱数データとしてラッチ
する。

以下、上述の動作を繰り返して、初期の設定乱数データ
にアドレス信号とデータ信号の組合せたランダムな組合
わせデータを順次加算した疑似乱数データを生成するこ
とができる。

このように本実施例によれば初期の１６ビツトの設定デ
ータにランダムな５ビツトの組合わせデータを加算して
疑似乱数を発生するようにしているので、発生する乱数
か大きく変化することなくコンピュータゲームに利用す
るのに適している。

また、乱数の初期値を設定することができ、しかもアド
レス信号とデータ信号を用いた組合わせデータを加算し
ているので、同一プログラムであれば同一パターンの疑
似乱数を再現して発生することができる。また、興なる
プログラムであれば異なるパターンの疑似乱数を発生さ
せることができる。

本発明は上記実施例に限らず種々の変形が可能である。

例えば、上記実施例では、アドレス信号の下位２ビツト
を上位２ビツトとし、データ信号の下位３ビツトの下位
３ビツトとして組合わせデータを構成したが、アドレス
信号及びデータ信号のビット数や組合わせ方はいがなる
ビット数及び組合わせ方でもよい。

また、上記実施例ではデータストローブ信号の立上がり
で組合せデータをラッチしたが、メモリリクエスト信号
やバスサイクル信号、ＩＯリクエスト信号等の他のコン
トロール信号に同期してラッチするようにしてもよい。

［発明の効果］ 以上の通り１本発明によれば、特にコンピュータゲーム
に使用するのに適した再現性のある疑似乱数を発生する
ことができる６

【図面の簡単な説明】

第１図は本発明の一実施例による乱数発生装置のブロッ
ク図、 第２図は本発明の一実施例による乱数発生装置のタイム
チャートである。 図において、 １・・・ラッチ ２・・・アダー ３・・・データセレク ４・・・ラッチ ５・・・バッファ タ 出願人　株式会社セガ・エンターブライゼス代理人　弁
理士　　北　　野　　好　　人特 手続補正書（方式） ％式％ 事件の表示 平成２年特許願第２６４４７４号 発明の名称 乱数発生装置 補正をする者 事件との関係　　特許出願人 株式会社　セガ・エンタープライゼス

Claims (1)

1. 【特許請求の範囲】 １、発生する乱数データをラッチする第１のラッチと、 アドレスバス中の所定のアドレス信号と、データバス中
   の所定のデータ信号との組合わせデータを、コントロー
   ルバス中の所定のコントロール信号に同期してラッチす
   る第２のラッチと、 前記第１のラッチにラッチされた乱数データと前記第２
   のラッチにラッチされた組合わせデータとを加算する加
   算器とを有し、 前記加算器の加算結果を乱数データとして前記第１のラ
   ッチにラッチすることを特徴とする乱数発生装置。 ２、請求項１記載の乱数発生装置において、前記データ
   バスからの設定乱数データと前記加算器の加算結果とを
   選択し、前記第１のラッチに出力するセレクタを有し、 前記セレクタにより前記設定乱数データを選択すること
   により、発生する乱数の初期値を設定することを特徴と
   する乱数発生装置。