JPH0511024A - Ｉｃテスタのデータ発生方式 - Google Patents
Ｉｃテスタのデータ発生方式Info
- Publication number
- JPH0511024A JPH0511024A JP3161273A JP16127391A JPH0511024A JP H0511024 A JPH0511024 A JP H0511024A JP 3161273 A JP3161273 A JP 3161273A JP 16127391 A JP16127391 A JP 16127391A JP H0511024 A JPH0511024 A JP H0511024A
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- memory
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Links
- 230000015654 memory Effects 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims description 5
- 102100025677 Alkaline phosphatase, germ cell type Human genes 0.000 claims description 3
- 101000574440 Homo sapiens Alkaline phosphatase, germ cell type Proteins 0.000 claims description 3
- 230000001788 irregular Effects 0.000 abstract description 2
- 230000006870 function Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【構成】データ・パターン・メモリ２は任意のデータ・
パターンをアドレス毎に記憶する。領域反転メモリ３は
特定領域のデータを反転させるためのデータ・パターン
を記憶する。データ生成部５は、パターン・データ入力
端子１，データ・パターン・メモリ２，領域反転メモリ
３から出力されたデータの排他的論理和を取り、データ
出力端子６へ出力する。 【効果】規則性のないデータ・パターンもアドレスの変
化だけで容易に発生できる。
パターンをアドレス毎に記憶する。領域反転メモリ３は
特定領域のデータを反転させるためのデータ・パターン
を記憶する。データ生成部５は、パターン・データ入力
端子１，データ・パターン・メモリ２，領域反転メモリ
３から出力されたデータの排他的論理和を取り、データ
出力端子６へ出力する。 【効果】規則性のないデータ・パターンもアドレスの変
化だけで容易に発生できる。
Description
【０００１】
【産業上の利用分野】本発明はＩＣテスタのデータ発生
方式、特に、メモリ部の試験時に使われるＡＬＰＧ（Ａ
ｌｇｏｒｉｔｈｍｉｃ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａ
ｔｏｒ）の書き込みデータと期待値データを発生するＩ
Ｃテスタのデータ発生方式に関する。
方式、特に、メモリ部の試験時に使われるＡＬＰＧ（Ａ
ｌｇｏｒｉｔｈｍｉｃ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａ
ｔｏｒ）の書き込みデータと期待値データを発生するＩ
Ｃテスタのデータ発生方式に関する。
【０００２】
【従来の技術】従来、この種のメモリＩＣ試験のＡＬＰ
Ｇの書き込みデータと期待値データの発生部は図３に示
す様な構成となっていた。パターン・データとアドレス
関数７，領域反転メモリ３の排他的論理和をデータ生成
部５で取り結果をデータとして出力する。ここでパター
ン・データとはビットを反転させるかさせないかの
“０”，“１”の情報である。アドレス関数７は、メモ
リに書き込んだデータの並び方とアドレスとの間に関数
が成り立つ場合がある。この関数を用意する事によりデ
ータの発生を容易にしたものがアドレス関数である。
Ｇの書き込みデータと期待値データの発生部は図３に示
す様な構成となっていた。パターン・データとアドレス
関数７，領域反転メモリ３の排他的論理和をデータ生成
部５で取り結果をデータとして出力する。ここでパター
ン・データとはビットを反転させるかさせないかの
“０”，“１”の情報である。アドレス関数７は、メモ
リに書き込んだデータの並び方とアドレスとの間に関数
が成り立つ場合がある。この関数を用意する事によりデ
ータの発生を容易にしたものがアドレス関数である。
【０００３】図４（ａ）〜（ｃ）にアドレス関数の例を
示す。図４（ａ）はＣＨＥＣＫＥＲＢＯＡＲＤでＸ，Ｙ
アドレスの最下位ビットＸ0 ，Ｙ0 の排他的論理和が
“１”の時、データを反転させる。部４（ｂ）はＲＯＷ
ＢＡＲでＸアドレスの最下位ビットＸ0 が“１”の時
データを反転させる。図４（ｃ）はＣＯＬＵＭＮ ＢＡ
ＲでＹアドレスの最下位ビットＹ0 が“１”の時、デー
タを反転させる。
示す。図４（ａ）はＣＨＥＣＫＥＲＢＯＡＲＤでＸ，Ｙ
アドレスの最下位ビットＸ0 ，Ｙ0 の排他的論理和が
“１”の時、データを反転させる。部４（ｂ）はＲＯＷ
ＢＡＲでＸアドレスの最下位ビットＸ0 が“１”の時
データを反転させる。図４（ｃ）はＣＯＬＵＭＮ ＢＡ
ＲでＹアドレスの最下位ビットＹ0 が“１”の時、デー
タを反転させる。
【０００４】領域反転メモリ３は特定の領域のデータを
反転させるためのものである。例えばＤＲＡＭ（Ｄｙｎ
ａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）の場合、電気的なバランスを保つために、入出力デ
ータとセルに保持されるデータが特定のアドレスで反転
しているのでセル・データを入出力データと同様にする
ためにデータを反転する必要がある。この反転情報をア
ドレスごとに納めたものが領域反転メモリ３である。
反転させるためのものである。例えばＤＲＡＭ（Ｄｙｎ
ａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）の場合、電気的なバランスを保つために、入出力デ
ータとセルに保持されるデータが特定のアドレスで反転
しているのでセル・データを入出力データと同様にする
ためにデータを反転する必要がある。この反転情報をア
ドレスごとに納めたものが領域反転メモリ３である。
【０００５】
【発明が解決しようとする課題】上述した従来の技術
は、アドレス関数を用いて、データの発生を容易に実現
しているが、発生できるパターンは規則的なもので、か
つ、あらかじめＩＣテスタのハード，ソフトに組み込ま
れているものでなければならず、自由度がないという欠
点がある。規則的でないデータパターンの発生はパター
ン，プログラムの複雑な操作により実現していた。
は、アドレス関数を用いて、データの発生を容易に実現
しているが、発生できるパターンは規則的なもので、か
つ、あらかじめＩＣテスタのハード，ソフトに組み込ま
れているものでなければならず、自由度がないという欠
点がある。規則的でないデータパターンの発生はパター
ン，プログラムの複雑な操作により実現していた。
【０００６】
【課題を解決するための手段】本発明のＩＣテスタのデ
ータ発生方式は、ビット情報の反転の有無を示すデータ
の入力端子と、領域反転メモリと、任意のデータ・パタ
ーンを記憶するデータ・パターン・メモリと、前記３つ
のデータより実際の入出力データを作成するデータ生成
部とを含んで構成される。
ータ発生方式は、ビット情報の反転の有無を示すデータ
の入力端子と、領域反転メモリと、任意のデータ・パタ
ーンを記憶するデータ・パターン・メモリと、前記３つ
のデータより実際の入出力データを作成するデータ生成
部とを含んで構成される。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例を示すブロック図である。
パターン・データ入力端子１はビット情報反転の有無を
示す“０”，“１”のデータの入力端子，データ・パタ
ーン・メモリ２は任意のデータ・パターンをアドレス毎
に記憶する。領域反転メモリ３は特定領域のデータを反
転させるためのデータ・パターンを記憶する。アドレス
入力端子４より入力したアドレスによりデータ・パター
ン・メモリ２および領域反転メモリ３から入力アドレス
に対応した反転情報が出力される。
る。図１は本発明の一実施例を示すブロック図である。
パターン・データ入力端子１はビット情報反転の有無を
示す“０”，“１”のデータの入力端子，データ・パタ
ーン・メモリ２は任意のデータ・パターンをアドレス毎
に記憶する。領域反転メモリ３は特定領域のデータを反
転させるためのデータ・パターンを記憶する。アドレス
入力端子４より入力したアドレスによりデータ・パター
ン・メモリ２および領域反転メモリ３から入力アドレス
に対応した反転情報が出力される。
【０００８】パターン・データ入力端子１からのデータ
とデータ・パターン・メモリ２，領域反転メモリ３から
出力されたデータをデータ生成部５で排他的論理和を取
って、最終的なデータをデータ出力端子６へ出力する。
データ・パターン・メモリ２は、従来の領域反転メモリ
３の様に、アドレスごとに反転情報を有し、ソフト的に
格納パターンを操作できる様にしておく事により複雑な
データパターンの発生を容易にする。
とデータ・パターン・メモリ２，領域反転メモリ３から
出力されたデータをデータ生成部５で排他的論理和を取
って、最終的なデータをデータ出力端子６へ出力する。
データ・パターン・メモリ２は、従来の領域反転メモリ
３の様に、アドレスごとに反転情報を有し、ソフト的に
格納パターンを操作できる様にしておく事により複雑な
データパターンの発生を容易にする。
【０００９】図２（ａ）〜（ｃ）に本発明によるデータ
の発生例を示す図である。パターン・データを“０”と
した場合、（図２（ａ）に示すデータ・パターン・メモ
リ）＋（図２（ｂ）に示す領域反転メモリ）＋（パター
ン・データ）の結果、図２（ｃ）の発生データを得る。
の発生例を示す図である。パターン・データを“０”と
した場合、（図２（ａ）に示すデータ・パターン・メモ
リ）＋（図２（ｂ）に示す領域反転メモリ）＋（パター
ン・データ）の結果、図２（ｃ）の発生データを得る。
【００１０】
【発明の効果】以上、説明したように、本発明は、ＩＣ
テスタのＡＬＰＧのデータ発生部にデータ・パターン・
メモリ、つまりアドレス毎にデータの反転情報を記憶す
るメモリを設け、反転情報をソフト的に書き込める様に
し、任意のデータ・パターンを記憶させ領域反転メモリ
のデータとビット情報の反転データとの３データの排他
的論理和を取る事により、アドレス関数で実現していた
単純な規則性のあるデータ・パターンばかりでなくパタ
ーン・プログラムの複雑な操作によって実現していた様
な規則性のないデータ・パターンもアドレスの変化だけ
で容易に発生できる効果がある。
テスタのＡＬＰＧのデータ発生部にデータ・パターン・
メモリ、つまりアドレス毎にデータの反転情報を記憶す
るメモリを設け、反転情報をソフト的に書き込める様に
し、任意のデータ・パターンを記憶させ領域反転メモリ
のデータとビット情報の反転データとの３データの排他
的論理和を取る事により、アドレス関数で実現していた
単純な規則性のあるデータ・パターンばかりでなくパタ
ーン・プログラムの複雑な操作によって実現していた様
な規則性のないデータ・パターンもアドレスの変化だけ
で容易に発生できる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図である。
【図２】（ａ）〜（ｃ）は本発明によるデータの発生例
を示す図である。
を示す図である。
【図３】従来の一例を示すブロック図である。
【図４】（ａ）〜（ｃ）はアドレス関数の一例を示す図
である。
である。
【符号の説明】
１ パターン・データ入力端子
２ データ・パターン・メモリ
３ 領域反転メモリ
４ アドレス入力端子
５ データ生成部
６ データ出力端子
７ アドレス関数
Claims (2)
- 【請求項１】 ＩＣテスタのメモリ部の試験時に使われ
るＡＬＰＧの書き込みデータと期待値データを発生する
ＩＣテスタのデータ発生方式において、アドレス毎にデ
ータの反転情報を記憶するメモリを設け、反転情報をそ
のメモリに書込み、任意のデータ・パターンを作り、ア
ドレスの変化のみでデータを発生できる事を特徴とした
ＩＣテスタのデータ発生方式。 - 【請求項２】 ビット情報の反転の有無を示すデータの
入力端子と、領域反転メモリと、任意のデータ・パター
ンを記憶するデータ・パターン・メモリと、前記３つの
データより実際の入出力データを作成するデータ生成部
とを含むことを特徴とするＩＣテスタのデータ発生方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161273A JPH0511024A (ja) | 1991-07-02 | 1991-07-02 | Ｉｃテスタのデータ発生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161273A JPH0511024A (ja) | 1991-07-02 | 1991-07-02 | Ｉｃテスタのデータ発生方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0511024A true JPH0511024A (ja) | 1993-01-19 |
Family
ID=15731973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3161273A Pending JPH0511024A (ja) | 1991-07-02 | 1991-07-02 | Ｉｃテスタのデータ発生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0511024A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009141849A1 (ja) * | 2008-05-21 | 2009-11-26 | 株式会社アドバンテスト | パターン発生器 |
-
1991
- 1991-07-02 JP JP3161273A patent/JPH0511024A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009141849A1 (ja) * | 2008-05-21 | 2009-11-26 | 株式会社アドバンテスト | パターン発生器 |
| JP4722226B2 (ja) * | 2008-05-21 | 2011-07-13 | 株式会社アドバンテスト | パターン発生器 |
| US8423840B2 (en) | 2008-05-21 | 2013-04-16 | Advantest Corporation | Pattern generator |
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