JPH04140865A

JPH04140865A - トレース制御方式

Info

Publication number: JPH04140865A
Application number: JP2264718A
Authority: JP
Inventors: Shigenori Koyata; 小谷田　重則; Mitsuo Sakurai; 櫻井　三男; Akihiro Yamazaki; 昭宏山崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-10-02
Filing date: 1990-10-02
Publication date: 1992-05-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要］複数の入出力制御部を有する情報処理装置におけるトレ
ース制御方式に関し、トレース処理時間を短縮することかでき、主記憶上のメ
モリ容量が増大しないトレース制御方式を提供すること
を目的とし、複数の入出力装置を制御する複数の入出力制御部と、命
令の制御を行う複数の命令制御部と、主記憶を有する情
報処理装置において、前記各入出力制御部内にトレースバッファをそれぞれ設
けて、各トレースバッファ内にトレース情報を格納する
ように構成する。

［産業上の利用分野］本発明は、複数の入出力制御部を有する情報処理装置に
おけるトレース制御方式に関する。

近年、コンピュータシステムの高速化および多機能化に
伴い、マルチプロセッサシステムが要求されている。こ
のようなマルチプロセッサシステムにおいては、何らか
のエラーが発生した場合、エラー解析のためのトレース
情報が必要とされている。

したがって、トレース情報を主記憶のメモリ容量を増や
すことなく、効率良く収集することが望ましい。

［従来の技術Ｊ従来のトレース制御方式では、第６図に示す。

うに、主記憶１上に予め固定サイズのトレースデータ７
２を設け、第７図に示すようなトレースを報を格納する
とき、複数の入出力制御部がらアビセスされることがあ
るので、主記憶１上のある置載を用いて排他制御を行い
、トレース情報を格胸していた。

これを、第８図のフローチャートに基づいて、詳しく説
明する。

第８図において、まず、ステップｓ１で主記憶１上の排
他制御域の獲得処理を行い、獲得することができるまで
処理を中断しないで行う。ステップＳ２で割込み先の命
令制御部（ｉｐｕ）を判別し、ステップＳ３でスタート
アトルス（Ａ）とポインタ（Ｃ）によりトレースバッフ
ァアドレスを求め、ステップＳ４でトレースバッファア
ドレスに割込み光入出力制御部（ＳＰＵ）のＮｏを格納
する。

次に、ステップＳ５てトレースバッファアドレス２に割
込み先ｉｐｕのＮＯを格納し、ステップＳ６でトレース
バッファアドレス＋２に時間を格納し、ステップＳ７で
トレースバッファアドレス＋４にトレースデータ（機番
、ステータス情報など）を格納する。そして、ステップ
＄８でポインタ（Ｃ）を更新し、エンドアドレス（Ｂ）
と比較し、新しいポインタ（Ｃ）をセットし、ステップ
Ｓ９でｉｏ割込みを通知する。

［発明か解決しようとする課題］しかしながら、このような従来のトレース制御方式にあ
っては、複数の入出力制御部からアクセスされることが
あるため、排他制御域の獲得処理を行わねばならず、ま
た、割込み元の入出力制御部のＮｏ、を格納しなければ
ならないため、処理時間がかかり、さらに、主記憶上の
メモリ容量が増大するという問題点があった。

本発明は、このような従来の問題点に鑑みてなされたも
のであって、トレース処理時間を短縮することができ、
主記憶上のメモリ容量が増大しないトレース制御方式を
提供することを目的としている。

［課題を解決するだめの手段］第１図は本発明の原理説明図である。

第１図において、１５〜１７は複数の人出刃装置２７を
制御する複数の人出力制御部、１２〜１４は命令の制御
を行う複数の命令制御部、１１は主記憶、３１〜３３は
前記各人出カ制御部１５〜１７内にそれぞれ設けられ、
トレース情報を格納するトレースバッファである。

［作用］各入出力制御部から各命令制御部に対して割込みなどの
処理が発生したときは、各人出力制御部にそれぞれ設け
た各トレースバッファ内にトレース情報を格納する。

これにより、エラーが発生したとき、各人出力制御部の
各トレースバッファを参照することによりエラー解析を
行うことができる。

本発明においては、従来のように、主記憶上の排他制御
域の獲得処理を行う必要がなく、また、トレース情報も
少なくなるので、トレース処理時間を短縮することかで
きる。

また、各トレースバッファ内にトレース情報を格納し、
主記憶上には格納しないので、主記憶上のメモリ容量が
増大することがない。

［実施例コ以下、本発明の実施例を図面に基づいて説明する。

第２図〜第５図は本発明の一実施例を示す図である。

第２図において、１１−は主記憶、１２〜１４は命令の
制御を行う複数の命令制御部であり、これらの主記憶１
１および命令制御部１２〜１４には複数の入出力制御部
１５〜１７がバス３４を介して接続されている。

入出力制御部１５〜１７にはディスク装置１８゜２１．
２４、デイスプレィ１９，２２，２５、プリンタ２０，
２３．２６などの入出力装置２７がそれぞれ接続されて
いる。入出力制御部１５〜１７はチャネル制御部２８〜
３０を有し、これらのチャネル制御部２８〜３０を介し
て、ディスク装置１８，２１，２４、デイスプレィ１９
，２２゜２５、プリンタ２０．２３．２６をそれぞれ制
御する。

また、入出力制御部１５〜１７にはトレースバッファ３
１〜３３がそれぞれ設けられている（第３図、参照）。

各トレースバッファ３１〜３３内には第４図に示すよう
な、割込み先命令制御部（ｉｐｕ）Ｎｏ、、時間および
トレースデータが格納される。

次に、動作を説明する。

第５図は動作を説明するフローチャートである。

第５図において、まず、ステップＳｌｌで割込み先の命
令制御部（ｉｐｕ）１２〜１４の判別を行い、ステップ
Ｓ１２で各人出力制御部１５〜１７より各命令制御部１
２〜１４に対して割込みなどの処理が発生したとき、各
トレースバッファ３１〜３３内のスタートアドレス（Ａ
、　）とポインタ（Ｃ）によりトレースバッファアドレ
スを求める。

次に、ステップＳ１３でトレースバッファアドレスに割
込み先１ｐｕＮｏ、を格納する。

次に、ステップＳ１４でトレースバッファアドレス＋１
に時間を格納し、ステップＳ１５でトレースバッファア
ドレス＋３にトレースデータ（機番、ステータス情報な
と）を格納する。そして、ステップＳ１６でポインタ（
Ｃ）を更新し、エンドアドレス（Ｂ）と比較し、新しい
ポインタ（Ｃ）をセットし、ステップＳ１７で１０割込
みを通知する。これによりエラー発生時に各入出力制御
部１５〜１７の各トレースバッファ３】〜３３を参照す
ることにより、エラー解析を行うことができる。

本実施例においては、主記憶１１上の排他制御域の獲得
処理を行う必要がなく、また、従来のような割込み元の
人出力制御部１５〜１７の番号情報は不要乏なるので、
トレース処理時間を短縮することかできる。

また、主記憶１１にトレース情報を格納しないので、主
記憶１１上のメモリ容量か増大することかない。

［発明の効果］以上説明してきたように、本発明によれば、各入出力制
御部にトレースバッファをそれぞれ設けて、トレース情
報を格納するようにしたため、トレース処理時間を短縮
することができ、システム性能を向上させることができ
る。また、主記憶のメモリ容量を増大させることがない
。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の一実施例を示す図、第３図はトレース情報を示す図、第４図はトレースバッファを示す図、第５図は動作を説明するフローチャート、第６図は従来
のトレース制御方式の説明図、第７図は従来のトレース
情報を示す図、第８図は従来のフローチャートを示す図
である。図中、１１・・・主記憶、１２〜］４・・・命令制御部、１５〜１７・・・入出力制御部、１８．２１．２４・・・ディスク装置、１．９，２２．
２５・・・デイスプレィ、２０．２３．２６・・・プリ
ンタ、２７・・・入出力装置、２８〜３０・・・チャネル制御部、３１〜３３・・・トレースバッファ、３４・・・バス。

Claims

【特許請求の範囲】複数の入出力装置（２７）を制御する複数の入出力制御
部（１５〜１７）と、命令の制御を行う複数の命令制御
部（１２〜１４）と、主記憶（１１）を有する情報処理
装置において、前記各入出力制御部（１５〜１７）内にトレースバッフ
ァ（３１〜３３）をそれぞれ設けて、各トレースバッフ
ァ（３１〜３３）内にトレース情報を格納することを特
徴とするトレース制御方式。