JPH04140879A - 電子楽器用処理装置におけるデータ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は電子楽器用処理装置に関し、特に電子楽器用
処理装置の構造的なアーキテクチャに関する。

〔従来の技術〕

近年、電子楽器はコンピユータ化されている。

しかし、大量で高速のデータ処理が必要な楽音の生成に
係る部分は音源回路と呼ばれる専用構造のハードウェア
で行われており、マイクロコンピュータは楽器への制御
入力（鍵盤やコンソールパネルからの入力、ＭＩＤＩそ
の他の外部制御入力、内部または外部の演奏メモリから
の入力等）を処理し、音源回路に適したコマンドを音源
回路に転送するに留まっている。

楽音生成処理は音源回路ハードウェアで行い、楽器の制
御入力の処理をマイクロコンピュータで行うという電子
楽器のシステムアーキテクチャ−にはいくつかの問題が
ある。第１の音源回路ハードウェアは楽音パラメータを
処理する種々の処理段階の随所にデータを一時的に記憶
する記憶装置、演算を行う演算回路を必要とするので必
然的に回路規模が大きくなる。第２に音源回路ハードウ
ェアを設計変更する場合に、しばしば大規模な回路変更
が余儀なくなり、多大の開発時間、労力を要する。更に
マイクロコンピュータと音源回路ハードウェアとの間の
インターフェースについても、音源回路ハードウェアご
とに検討し直し、開発し直す必要がある。

以上の理由から、本件出願人は音源回路ハードウェアを
使用することなくマイクロコンピュータのプログラム制
御だけで楽音を生成することのできる電子楽器用処理装
置を捷案した（特願昭６３−３３４１５８号）。

この出願の実施例は単一のＣＰＵがプログラムを実行し
て楽音を生成する構成を示している。この場合、楽音生
成能力を挙げるにはＣＰＵの処理速度を上げる必要があ
る。残念ながら、ＣＰＵの処理速度は使用する半導体デ
バイスの動作速度限界等によって制限されるために、実
現できる楽音生成能力に限界があった。

［発明が解決しようとする課題］ これを解決するためには、複数のＣＰＵを使用したシス
テム構成として、各ＣＰＵで並列に楽音生成処理を行え
ばよい。このようなシステムにおいては、当然のことな
がら、各ＣＰＵ間でデータの転送を行うという動作が必
要となるが、この場合、転送元と転送先の両方のＣＰＵ
が転送されるデータ数を知っていなければ正しいデータ
転送を行うことはできない。

ここで、上述のようなシステムを特定の用途に使用する
のであれば、ＣＰＵ間で転送すべきデータは固定的にな
るため、各ＣＰＵのレジスタ等にに予め転送すべきデー
タ数を記憶しておけば対処できる。しかし、複数ＣＰＵ
を使用したシステムを様々な音源処理に適用可能とする
ためには、ＣＰＵ間で転送されるデータ数は用途によっ
て変化するのが通常であり、上述の方式では対処できな
い。この場合、相手のＣＰＵに対して予め転送するデー
タ数を通知する等の制御方式も考えられるが、処理が複
雑になり音源処理等のリアルタイム処理には不向きであ
る。

本発明の課題は、複数ＣＰＵからなり様々な音源処理に
応用可能な電子楽器用処理装置において、ＣＰＵ間のデ
ータ転送を簡単な制御でかつ必要とするデータについて
のみ効率的に行うことを可能とすることにある。

〔課題を解決するための手段〕

本発明は、各ＣＰＵが各々のプログラムで動作するよう
に構成した複数のＣＰＵを有し、複数のＣＰＵが各プロ
グラムに従って各々楽音信号の生成処理の各部を分担し
て実行する手段を含む電子楽器用処理装置を前提とする
。例えば、楽音の生成処理がエンベロープデータを生成
するエンベロープ処理と、波形信号を生成して上記エン
ベロープデータを波形信号に付加する波形処理から成る
場合、第１のＣＰＵでは乗算処理の伴わないエンベロー
プ処理のみ行い、第２のＣＰＵではエンベロープ処理の
処理結果により得られたエンベロープデータを乗算する
処理を伴う波形処理を行わせる。或いは、第１のＣＰＵ
は、全体の制御処理のみ行い、第２のＣＰＵは、音源処
理専用とすることも考えられる。

上述のような前提の下で、本発明の第１の態様は、書込
信号に従って転送元ＣＰＵから転送先ＣＰＵにデータを
転送するデータ転送装置を対象とする。例えば、前述の
第１のＣＰＵから第２のＣＰＵへは、第１のＣＰＵで生
成されたエンベロープデータが転送される。そして、転
送元ＣＰＵ内に、以下のような構成を有する。

まず、最大転送データ数に対応する数の転送データを保
持し得る転送データ記憶手段を有する。

次に、データ転送に先立って、転送データ記憶手段に転
送すべきデータを設定し、転送データ記憶手段上の記憶
領域のうち転送を行う必要のない領域には所定の無効デ
ータを設定する転送データ設定手段を有する。無効デー
タは、例えば値０である。

また、転送データ記憶手段から最大転送データ数に対応
する数のデータを読み出し、それにより所定の無効デー
タ（例えば値Ｏ）が読み出された場合には転送先ＣＰＵ
に書込信号を出力せず、それ以外のデータが読み出され
た場合にはそのデータを書込信号と共に転送先ＣＰＵに
出力するデータ転送制御手段を有する。

更に１．最大転送データ数のデータの転送終了以後に、
転送先ＣＰＵに転送終了を通知する通知手段を有する。

この通知は、例えば転送先ＣＰＵに対して処理開始を指
示する処理開始信号である。

本発明の第２の態様は、転送元ＣＰＵから転送先ＣＰＵ
にアドレスデータと共にデータを転送するデータ転送装
置を対象とする。そして、転送元ＣＰＵ内に以下のよう
な構成を有する。

まず、最大転送データ数に対応する数の転送データとそ
れに対応するアドレスデータを保持し得る転送データ記
憶手段を有する。同手段としては、例えば転送データと
それに対応するアドレスデータを別々のデータとして記
憶する手段、或いは転送データの一部としてアドレスデ
ータを記憶する（いわゆるネタストアドレス方式により
データを記憶する）手段等が採用できる。

次に、データ転送に先立って、転送データ記憶手段に転
送すべきデータとそれに対応するアドレスデータを設定
し、転送データ記憶手段上の記憶領域のうち転送を行う
必要のない領域には転送先ＣＰＵ上の無効アドレスを指
定するアドレスデータを設定する転送データ設定手段を
有する。無効アドレスは、例えば転送先ＣＰＵＯＲＡＭ
上のアドレスでないアドレス値である。

また、転送データ記憶手段から最大転送データ数に対応
する数のデータを読み出して転送先ＣＰＵに出力するデ
ータ転送制御手段を有する。

更に、最大転送データ数のデータの転送終了以後に、転
送先ＣＰＵに転送終了を通知する通知手段を有する。

〔作　　用〕

本発明においては、従来のような音源回路ハードウェア
を必要とせずにＣＰＵの数に応じて高い楽音生成能力を
有する電子楽器用処理装置を得ることができる。また、
個々のＣＰ　ｔＪ自体のハードウェアは構造上、格別の
差異がない同一のものを使用でき、基本的には各ＣＰｔ
Ｊが実行するプログラムについてのみ、各ＣＰＵの処理
目的に合わせたものを使用すればよく、電子楽器用処理
装置としてのシステｌ、構築が容易となる。

ここで、ＣＰＵが処理する内容が目的に応して変化する
ことにより、任意のＣＰＵから他のＣＰＵに転送される
べき転送データの数が変化しても、本発明の第１の態様
又は第２の態様は、次に説明するように簡単な制御で対
処できる。

すなわち、第１の態様では、転送元ＣＰ　ｔＪの転送デ
ータ設定手段が転送データを転送データ記憶手段に設定
側る場合に、データ転送に必要のない転送データ記憶手
段−ｈの領域（アドレス領域）には、無効データを格納
しておく。そして、転送元ＣＰ　Ｕのデータ転送制御手
段が転送データ記憶手段から転送データを読み出す場合
に、無効データが読み出された場合には、転送先ｃｐｕ
に書込信号を出力しない。そして、通知手段は、常に最
大転送データ数のデータの転送終了以後に、転送先ＣＰ
Ｕに転送終了を通知する。これにより、転送データ数が
変化しても、単純な制御で、転送元ＣＰＵから転送先Ｃ
ＰＵへ必要なデータのみを適切に転送できる。

一方、第２の態様では、転送元ＣＰＵの転送データ設定
手段が転送データとそれに対応するアドレスデータを転
送デー・夕記憶手段に設定する場合に、データ転送に必
要のない転送データ記憶手段上の領域（アドレス領域）
には、転送先ＣＰＵ上の無効アドレスを指定するアドレ
スデータを格納しておく。そして、転送元ＣＰＵのデー
タ転送制御手段は、転送データ記憶手段から最大転送デ
ータ数に対応する数のデータを読み出して無条件に転送
先ＣＰＵに出力する。そして、通知手段は、常に量大転
送データ数のテ゛−夕の転送終了以後に、転送先ＣＰ　
１．Ｊに転送終了を通知する。これにより、転送先ＣＰ
Ｕでは、同ＣＰＵ上のＲＡＭ等の無効なアドレスデータ
が転送されてきた場合には、それに対応し、て転送され
てきた転送データを取り込まないため、転送データ数が
変化しても、中線な制御で１．転送元ＣＰ　Ｕから転送
先ＣＰ　Ｕへ必要なデータのみを適切に転送できる。

〔実　　施　　例〕

以下、図面を参照して本発明の実施例につき詳細に説明
する。

〈概　　要〉 本実施例はこの発明を電子楽器に適用したものである。

本実施例（第１〜第１３図）は種々の特徴を含んでいる
。第１の特徴は、楽音信号を生成する音源としてプログ
ラムで動作する複数のマイクロコンピュータ処理袋！（
ＣＰＵ）を使用することであり、従来のような専用構造
のハードウェア音源は不要である。１つのＣＰ　ｔＪが
メインＣＰＵあるいはマスターＣＰＵ（１０）として働
き、音源処理の一部のみでなくアプリケーション（この
場合、楽器）に従う入力装置（鍵盤、機能キー等）を取
り扱う（第４図〜第６図）。他のＣＰｔＪはマスターＣ
ＰＵに対してサブＣＰＵないしスレーブＣＰＵ　（２０
）として働き、残りの音源処理、出力装置（ＤＡＣ等）
の制御を実行する（第８図、第９図）。したがって、音
源処理について各ＣＰＵの負担が分担される構成である
。

第２の特徴はサブＣＰＵが動作を開始し、終了するメカ
ニズムに関係しており、本実施例によれば、サブＣＰ　
ｔＪの動作は、マスターＣＰＵに対して音源処理を要求
するタイマインタラブドを合図としてマスターＣＰＵか
ら音源処理用のデータを受は取った時から開始し、その
結果、マスターＣＰＵとサブＣＰＵにおいて音源処理が
分担して実行される。サブＣＰ　ｔＪの動作（音源処理
）が終了するとその終了信号によってサブＣＰＵはリセ
ット状態（停止状態）に移行するとともにその終了信号
がマスク〜ＣＰＵに伝えられる（第１３図）。

この特徴により、マスターＣＰＵはサブＣＰＵの動作期
間及びタイミングを有効に管理、把握できる。更に、こ
の特徴により、高速処理が要求される音源処理タスク（
楽音信号のデジタルザンブルを生成する仕事）を効率よ
く実行できる。ここで特に、両ＣＰＵに様々な役割が受
は持たせられる結果、マスターＣＰＵからサブＣＰＵに
音源処理用のデータを転送する場合に、その転送データ
数が変化してもその変化に応じた適切なデータ転送を行
えることが本実施例の大きな特徴であり、本発明に最も
関連する技術である。

本実施例の第３の特徴はデータ源としてのＣＰＵ外部メ
モリを複数のＣＰＵで共用する場合における複数ＣＰＵ
からのアクセスの競合（衝突）問題に関する。本実施例
によれば後述するメモリ装置競合回避回路（５０）を設
けることにより、共用メモリに対するアクセスの競合を
解消し、一定の待ち時間の後、共用メモリからのデータ
を得られるようにしている。

本実施例の第４の特徴はデータ変換処理（シルト、反転
、一部取り出し等）の高速化に関する。

従来においては、上述したＣＰＵ外部メモリのようなデ
ータメモリ内のデータから、ＣＰＵ内部メモリ（演算用
メモリ）−りに変換されたデータを得るために、転送（
リードアクセス）命令により、データメモリのデータを
演算用メモリに移し、しかる後、変換命令により、演算
用メモリのデータをＡＬＵを介して変換する。所望のデ
ータ変換を行うために複数の変換命令を実行する必要も
しばしば生じる。このように、従来においてはデータ変
換の処理に時間がかかるという問題があり、特に音源処
理のように高速処理が要求されるアプリケーションにお
いては大きな問題となる。これを解決するため、この実
施例によれば、データ・アドレス変換ハードウェア（６
０，７０）を設け、特殊な転送命令（変換付転送命令）
を実行することにより、その命令に応答するデータ・ア
ドレス変換ハードウェアを介して所望のデータ変換が施
されたデータが演算用メモリ　（１０６，２ｏ６）に取
り込まれるようにしている。したがって、所望の変換デ
ータを得るのに、複数の命令を実行するのではなく単一
の命令を実行すればよく処理の高速化が図れる。

〈全体構成（第１図）〉 第１図は電子楽器の処理装置として構成した本実施例の
全体構成を示すブロック図である。本システムは２つの
中央演算処理装置（一方をＭＣＰＵＩＯ１他方を５ＣＰ
Ｕ２０で示す）を有する。

各ＣＰＵｌ０，２０はプログラムを内蔵しており、それ
ぞれのプログラムに従って動作する。ＭＣＰＵ　１．０
は音源処理の一部（第５Ａ、５Ｂ図又は第５Ｄ、５Ｂ図
、及び第６図）以外にシステム全体の制御Ｉ′、例えば
入力ポート１１８、出力ボート１２０に接続される入力
装置（例えば鍵盤、機能キ゛−等）からの入力情報の処
理の制御等を行う（第４図）。これに対し、５ＣＰＵ２
０は残りの音源処理と、デジタル楽音信号をアナログ楽
音信号に変換するＤＡＣ１００に専用される（第８図、
第９図）。

９０は音源制御データ、波形データ等のデータ源として
のメモリである。データメモリ９ｏはここでは、ＬＳＩ
チップ（第１図の残りのデバイスを搭載している）に外
付けされたＲＯＭで構成されている。集積度が高ければ
、単一のＬＳＩチップ上にデータメモリ９０を内部メモ
リとして形成可能である。外部メモリ９０はＭＣＰＵＩ
Ｏと５ＣＰＵ２０に共用される。ＭＣＰＵＩＯからのア
ドレス情報はＭＣＰＵＩＯに結合するアドレスバスＭＡ
１外部メモリアドレスランチ３０のＭＣＰＵ外部メモリ
アドレスラッチ３０Ｍ、アドレス切り換え回路４０、ア
ドレス変換回路６０を介して外部データメモリ９０のア
ドレス入力に加えられる。一方、５ＣＰＵ２０からのア
ドレス情報は５ＣＰＵ２０に結合するアドレスバスＳＡ
、５ＣＰＵ外部メモリアドレスランチ３０Ｓ、アドレス
切り換え回路４０、アドレス変換回路６０を通して外部
データメモリ９０のアドレス人力に加えられる。外部デ
ータメモリ９０からＭＣＰＵＩＯへのデータ伝送径路は
外部データメモリ９０のデータ出力、データ変換回路７
０、外部メモリデータラッチ８０のＭＣＰＵ外部メモリ
データラッチ８０Ｍ、ＭＣＰＵＩＯに結合するデータバ
スＭＤによって構成される。これに対し、外部データメ
モリ９０から５ＣＰＵ２０へのデータ伝送径路は外部デ
ータメモリ９０のデータ出力、データ変換回路７０．５
ＣＰＵ外部メモリデータランチ８０Ｓ１Ｓ　ＣＰ　Ｕ　
２０に結合するデータバスＳＤによって構成される。

メモリ装置競合回路５０はＭＣＰＬＩＩＯと５ＣＰＵ２
０の両ＣＰＵによる外部メモリ９０のアクセスを制御し
、その競合を回避するものである。

メモリ装置競合回避回路５０はＭＣＰＵＩＯからの外部
メモリアクセスを要求する信号ｒ　ｏ　ｒｎ、　ａと５
ＣＰＵからの外部メモリアクセスを要求する信号ｒ　ｏ
ｍａの各々に対応してアドレス切り換え回路４０を制御
してアドレス切り換え回路４０にＣＰＵ１０からのアド
レスと５ＣＰＵ２０からのアドレスのいずれかを外部メ
モリ９０へのアドレスとして選択させる。このためにメ
モリ装置競合回避回路５０からの選択信号ＭＳＥＬによ
りアドレス切り換え回路４０は選択動作を行う。外部メ
モリ９０へのアドレスが確定するとメモリ装ＷＭ合回避
回路５０は外部メモリ９０に対するチップ選択信号ＣＥ
と出力イネーブル信号ＯＥをアクティブにする。これに
より外部メモリ９０からデータが出力され、データ変換
回路７０を通してそのデータが外部メモリラッチ８０の
入力バスに現れる。

ここで、メモリ装置競合回避回路５０はデータアクセス
を要求したＣＰＵにデータを送るためにＭＣＰＵ外部メ
モリデータラッチ８０Ｍ、５ＣＰＵ外部メモリデークラ
ッチ８０５のいずれかを作動してデータをラッチさせる
。このためにＭＣＰＵ外部メモリデークラッチ８０Ｍは
メモリ装置競合回路５０からのラッチ信号ＭＤＬにより
ラッチ動作し、５ＣＰＵ外部メモリデータラッチ８０Ｓ
はメモリ装置競合回避回路５０からのラッチ信号ＳＤＬ
によりラッチ動作するようになっている。

アドレス変換回路６０とデータ変換回路７０は外部デー
タメモリ９０のデータを変換したデータがＣＰＵｌ０，
２０に取り込まれるようにするための変換デバイスであ
る。アドレス変換回路６０はアドレス切り換え回路４０
を通ったアドレス、即ち、ＣＰＵ　（ＭＣＰＵＩ　Ｏか
ら５ＣＰＵ２０）から出力されたアドレス（論理アドレ
ス）を選択的に変更して外部データメモリ９０に実際に
入力されるアドレスを形成するものであり、データ変換
回路７０は外部データメモリ９０から出力されたデータ
を選択的に変更してＣＰｔＪ　（ＭＣＰＵＩＯから５Ｃ
ＰｔＪ２０）に実際に入力されるデータを形成するもの
である。各変換回路６０．７０における変換の態様を指
定するために、制御信号が使用される。各ＣＰｔＪ１０
．２０において、外部データメモリ９０に対するデータ
アクセスは転送命令を実行することで行われる。転送命
令に基づいてＣＰＵで生成される制御信号をＭＲＩ、Ｍ
Ｒ２、ＭＲ，３（ＭＣＰＵｌ　０の場合）、ＳＲＩ、Ｓ
Ｒ２、ＳＲ３（ＳＣＰＵ２０の場合）で示しである。こ
れらの信号は外部メモリアクセスラッチ３０、アドレス
切り換え回路４０を通った後、信号Ｒ１、Ｒ２、Ｒ３と
呼ばれる（ＭＲｉ−＋ＬＭＲｉ→ＲｉまたはＳＲｉ−＋
ＬＳＲｉ−＋Ｒｉ）。変換の態様を指定するため、制御
信号Ｒ１、Ｒ２がアドレス変換回路６０に入力される。

更に、データ変換回路７０における変換の態様を特定す
るため、制御信号Ｒ１、Ｒ２、Ｒ３とアドレス変換回路
６０からのアドレスビット１２の信号Ａ１２とアドレス
ビット１５の信号Ａ１５がデータ変換回路７０に加えら
れる。アドレス変換回路６０とデータ変換回路７０の詳
細にっていは後述する。

ＭＣＰＵＩＯと５ＣＰＵ２０との間のインターフェース
を定めるため、両ＣＰＵ間で複数の信飼が伝送される。

信号ＡはＭＣＰＵＩＯから５ＣＰＵ２０に送られる５Ｃ
ＰＵ２０の処理開始を表す信号、信号Ｂは５ＣＰｔＪ２
０からＭＣＰＴＪ　１０に送られる５ＣＰＵ２０の処理
終了を表す信号、ＭａはＭＣＰＵＩＯから５ＣＰＵ２０
に送られる５ＣＰＵ２０の内部メモリ（第３図の２０６
）のアドレス情報、信号ＣはＭＣＰｔＪｌｏから５ＣＰ
Ｕ２０に送られるＣＰＵ２０の内部メモリの読み書き制
御信号、ＤｏｕｒはＭＣＰＵＩＯから５ＣＰＵ２０に送
られる５ＣＰＵ２０の内部メモリへの書き込みデータを
表す。

上述したようにＳ　ＣＰ　Ｕ　２０での音源処理により
デジタル楽音信号が生成される。生成結果は５ＣＰＵ２
０から、右ＤＡ、Ｃｌ００にと左ＤＡＣ１００■７とか
ら成るデジタルアナログ変換器（ＤＡＣ）１００に送ら
れ、アナログ楽音信号に変換されて外部に出力する。

＜ＭＣＰＵと５ＣＰＵの構成（第２、第３図）〉第２図
にＭＣＰＵＩＯの内部構造を示し、第３図に５ＣＰＵ２
０の内部構造を示す。

第２図において制御用ＲＯＭ１０２には楽器の各種制御
入力を処理するメインプログラムと楽音を生成するイン
タラブド処理プログラムが記憶されており、ＲＯＭアド
レス制御部１１４からＲＯＭアドレスデコーダ１０４を
介して指定されたアドレスにあるプログラム語（命令）
をインストラクション出力ラッチ１０２ａを介して順次
出力していく。なお、具体的実施例では、プログラム語
長は２８ビツトであり、プログラム語の一部が次に読み
出されるべきプログラム語を記憶するアドレスの下位部
（ページ内アドレス）としてＲＯＭアドレス制御部１１
４に入力されるネクストアドレス方式となっているが、
代わりにプログラムカウンタ方式を使用してもよい。Ｒ
ＡＭアドレス制御部１１５は制御用ＲＯＭ１．０２から
の命令のオペランドがレジスタを指定している場合に、
ＲＡＭ１０６内の対応するレジスタのアドレスを指定す
る。ＲＡＭ　１０６は演算用メモリを構成するレジスタ
群であり、汎用演算、フラグ演算、楽音の演算等に使用
される。ＡＬＵ部（加減算器及び論理演算部）１０８と
乗算器１１０は制御用ＲＯＭ１０２からの命令が演算命
令のときに用いられる。

特に乗算器１１０は楽音波形の演算に使用しており、そ
のための最適化として第１と第２のデータ入力（例えば
１６ビツトデータ）を乗算して入力と同じ長さ（１６ビ
ツト）のデータを出力するようになっている。上記ＲＡ
Ｍ１０６、加減算器１０８、乗算器１１０により、演算
回路が構成される。オペレーション制御回路１１２は制
御用ＲＯＭ１０２からの命令のオペコードを解読し、指
示されるオペレーションを実行するために、回路の各部
に制御信号（全体をＣＮＴＲで示す）を送、る。

また条件付分岐命令の実行の際にオペレーション制御回
路１１２はＡＬＵ部１０８からのステータス信号Ｓ（例
えばオーバーフロー信号、ゼロフラグ信号等）により分
岐条件成立を検出してＲＯＭアドレス制御部１１４を介
してアドレスを分岐先のアドレスにジャンプさせる。

所定時間ごとに制御用ＲＯＭ１０２の楽音生成プログラ
ムを実行するため、この実施例ではタイマインタラブド
を採用している。すなわち、タイマ（ハードウェアカウ
ンタ）を有するインクラブド発生部１１６により、一定
時間ごとにＲＯＭアドレス制御部１１４に制御信号ＩＮ
Ｔ（割込要求信号）を送り、この信号により、ＲＯＭア
ドレス制御部１１４は次に行うメインプログラムの命令
のアドレスを退避（保持）し、楽音の生成が行われるイ
ンクラブド処理プログラム（サブルーチン）の先頭アド
レスを代わりにセットする。これにより、インタラブド
処理プログラムが開始される。

インタラブド処理プログラムの最後にはリターン命令が
あるので、このリターン命令がオペレーション制御回路
１１２で解読された時点で、ＲＯＭアドレス制御部１１
４は退避してあったアドレスを再度上ントシ、メインプ
ログラムに復帰スる。

更に、インタラブド発生部１．１６からの制御信号ＩＮ
ＴはＤＡＣ１００における楽音信号のデジタル／アナロ
グ変換サンプリング速度を定めるためにＤＡＣ１００に
供給される。なお、インタラブド発生部１１６は図の上
ではＭＣＰＵＩＯの内部要素として描いであるが、ＭＣ
ＰＵＩＯに対して現在行っている仕事を停止させ特別の
処理を要求するものであり、論理的にはＭＣＰＵＩＯの
外部要素（周辺装置）である。

クロック発生回路１３６はマスタークロツタ発生回路（
図示せず）からの２相のマスタークロツタＣＫＩとＣＫ
２を受け、オペレーション制御回路１１２を初めとする
回路の各部に加える種々のタイミング信号（Ｔｌ、Ｔ２
、Ｔ３、ＴＩＣＫＩ、Ｔ２ＣＫ２、Ｔ３ＣＫ３等）を発
生する。

第２図の残りの要素はＭＣＰＵ２０の外部装置とのイン
タラブドに係っている。１２２は外部メモリアクセス用
アクセスバスＭＡ（第１図）にＭＣＰＵ内部バスを接続
するためのバスインクフェ−スとしてのゲートを表し、
１２４は外部メモリデータバスＭＤにＭ　ＣＰ　ｔＪ内
部ハスを接続するためのゲートを表す。また、入力ボー
ト１１８と出力ボート１２０はＭＣＰＵ内部ハスを外部
の入力装置に結合するためのインタフェースである。１
２８は５ＣＰＵ内部ＲＡＭアドレス指定ハスＭａにＭＣ
ＰＵ内部ハスを接続するためのゲート、１３０は５ＣＰ
Ｕ内部ＲＡＭ書込データバスＤ。、。

にＭＣＰＵ内部バスを接続するためのゲートを表す。

５ＣＰＵリセット制御部１３４は５ＣＰＵ２０の動作期
間を管理するためのデバイスである。この実施例に従い
５ＣＰＵリセット制御部１．３４はインタラブド発生部
１１６からのインクラブド信号ＩＮＴに応答して、５Ｃ
ＰＵ２０の処理開始を示す信号Ａを発生する。この信号
Ａは５ＣＰＵ２０のＲＯＭアドレス制御部２１４（第３
図）に送られ、これによりＲＯＭアドレス制御部２１４
のアドレス更新動作が開始し、５ＣＰＬ１２０の動作（
音源処理を含む）が開始する。ＳＣＰ［Ｊ２０の動作が
終了すると５ＣＰＵ２０のオペレーション制御回路２１
２から処理終了を示す信号Ｂが発生し、この信号Ｂが５
ＣＰＵリセット制御部１３４に送られる。これに対し、
５ｃｐｕリセット制御部１３４は５ＣＰＵ２０の動作を
停止するために信号Ａを反転し、これにより５ＣＰＵ２
０のＲＯＭアドレス制御部２１４の動作を停止させる、
とともに、５ＣＰＵ２０が停止中であることを表す５Ｃ
ＰＵ状態フラグ信号をオペレーション制御回路１１２に
送る。オペレーション制御回路１１２は制御用ＲＯＭ１
０２からのＳ　ＣＰ　Ｕ状態の検査命令の実行時に、こ
の５ＣＰＵ状態フラグ信号を読むことにより、５ＣＰＵ
２０の状態を検出できる。

第３図の５ＣＰＵ２０のブロック図において、要素２０
２．２０２ａ、２０４．２［）５．２０６．２０８．２
１２．２１４．２２２．２２４．２３６はそれぞれ、第
２図のＭＣＰＵＩＯのブロック図における要素１０２．
１０２ａ、１０４．１０５．１０６．１０Ｂ、１１０．
１１２．１１４．１２２．１２４．１３６に対応する要
素である。

ただし、５ＣＰＵ２０の制御用ＲＯＭ２０２には基本的
に音源処理のためのプログラムのみが記憶されており、
５ＣＰＵ２０を音源処理専用の処理装置として機能さゼ
でいる。

１２６はＤＡＣデータ転送ハスに５ＣＰｔＪ内部ハスを
接続するためのゲートを表す。

・２４０は５ＣＰＵ２０の演算用メモ＋１としてのＲＡ
Ｍ２０６へ人力するデータをＭＣＰＵＩＯからのデータ
（ＭＣＰＵＩＯからゲート１３０、データハスＤＯ１１
丁を通ったデータ）と５ＣＰＵ２０の生成（演算）した
データ（ＡＬＵ部２０８または乗算器２１０からのデー
タバスＤＢ上のデータ）とから選択するＲＡＭデータイ
ン切り換え部である。ＲＡＭデータイン切り換え部２４
０は信号Ａによってぞの選択モードが制御され、信号Ａ
が”５ＣＰＵ２０動作中“を表しているときには５ＣＰ
Ｕ２０で演算したデータを選択し、信号Ａが”　Ｓ　Ｃ
Ｐ　［Ｊ　２０停止中゛を表しているときにはＭＣＰＵ
ＩＯからのデータを選択する。

また、ＲＡＭアドレス制御部２０５も、信号Ａによって
そのモードが制御され、信号Ａが°“５ＣＰＵ２０動作
中゛′を表しているときには制御用ＲＯＭのインストラ
クション出力ラッチ２０２ａからのバスＳＡ上の情報を
ＲＡＭ２０６のアドレスとして選択し、信号Ａが“５Ｃ
ＰＵ２０停止中”を表しているときにはＭＣＰＵＩＯか
らハスゲート１２８　（信号Ａにより開いている）を経
てバスＭａ上にあるＭＣＰＵＩＯからの情報をＲＡＭ２
０６のアドレスとして選択する。同様に、ライト信号切
り換え部２４２も信号Ａによってそのモードが制御され
、信号Ａが゛’５ＣＰＵ２０動作中゛′を表していると
きには、５ＣＰＵ２０のオペレション制御回路２１２か
らのＲＡＭリードライト信号を選択してＲＡＭ２０６の
リードライト人力Ｒ／Ｗに結合し、信号Ａが゛５ＣＰｔ
Ｊ２０停止中”を表しているときには５ＣＰＵ２０では
なくＭＣＰ　［Ｊ　１０のオペレーション制御回路１１
２からのＳＣＰｔＪＲＡＭリードライト信号を選択して
ＲＡＭ　２０６のリードライト入力１−／Ｗに結合する
。

以下、本実施例の諸特徴を更に詳細に説明する。

＜ＣＰＵ動作説明〉 第４図はＭＣＰＵＩＯのメインプログラム（バンクグラ
ンドプログラム）によるＭＣＰｔＪｌｏの動作を示すフ
ローチャート、第５Ａ図と第５Ｂ図（又は第５Ｄ図と第
５Ｅ図）及び第６図はタイマインタラブド信号ＩＮＴに
よって起動されるＭＣＰＵＩＯのインタラブド処理ルー
チンによるＭＣＰＵＩＯの動作を示すフローチャート、
第８図、第９図はＭＣＰＵＩＯからの動作開始信号Ａに
よって起動される５ＣＰＵ２０のプログラムによる５Ｃ
ＰＵ２０の動作を示すフローチャートである。

第１〜第３図に関して述べたように、本実施例の電子楽
器処理システムはＭＣＰＵＩＯと５ＣＰＵ２０とから成
る複数のＣＰＵを備えており、両ＣＰＵが協働して電子
楽器のための処理を実行する。特にＭＣＰＵＩＯは、本
実施例では第５Ａ、５Ｂ　（５Ｄ、５Ｅ）図及び第６図
に示すようなインタラブド処理ルーチンにより音源処理
の一部を行い、５ＣＰＵ２０は第８図及び第９図に示す
ようなプログラムにより残りの音源処理を行う。具体的
ニは、ＭＣＰＵＩＯのインクラブド処理ルーチンでは、
前回のインクラブド周期で求まった今回のサンプリング
タイミング用の現在エンベロープ値を５ＣＰｔＪ２０に
転送する処理と、次回のサンプリングタイミング用の現
在エンベロープ（ｉを演算する処理等が行われる。一方
、Ｓ　ＣＰ　Ｕ　２０では、今回のサンプリングタイミ
ングにおける波形値を演算する処理と、その波形値にＭ
ＣＰＵＩＯから転送されてきた現在エンベロープ値を乗
算する処理が行われる。更にＭＣＰＵＩＯは第４図に示
すメインプログラムにより、ＣＰＵ全体の制御のため種
々のタスクを実行する。

第４図のメインプログラムのフローにおいて、４−１は
電源投入時にＣＰ　ｔＪを初期化する処理であり、ＭＣ
ＰＵＩＯはＲＡＭ１０６、ＲＡＭ２０６のクリアや、リ
ズムテンポ等の初期値の設定等を行う。４−２でＭＣＰ
ｔＪ３．０は出力ポート１２０からキー走査のための信
号を出力し、鍵盤、機・能スイッチ等の入力装置の状態
を入力ボート１１８から取り込むことにより、機能キー
、鍵盤キーの状態をＲＡＭ１０６のキーバッファエリア
に記憶する。４−３でば４−２で得た機能キーの新しい
状態と前回の状態とから、状態の変化した機能キーを識
別し、指示される機能の実行を行う（例えば、楽音番号
のセット、エンベロープ番号のセット、リズム番号のセ
ント等）。４−４では４２で得た鍵盤の最新の状態と前
回の状態とから、変化した鍵（押鍵、離鍵）を識別する
。次の４５で４−４の処理結果から、発音制御処理４−
９のためのキーアサイン処理を行う。４−６では機能キ
ーでデモ演奏キーが押鍵されたとき外部メモリ９０から
、デモ演奏データ（シーケンサデータ）を順次読み出し
、処理することにより、発音制御処理４−９のためのキ
ーアサイン処理等を行う。

４−７ではリズムスタートキーが押鍵されたとき外部メ
モリ９０からリズムデータを順次読み出し、発音制御処
理４−９のためのキーアサイン処理を行う。フロー−周
タイマ処理４−８では、メインフローで必要なイベント
のタイミングを知るために、ＲＡＭ　１０６内の特には
図示しない時間レジスタの値として得られるフローー一
周時間（このレジスタ値は、フローを一周する間に実行
されたタイマインタラブドの回数を計数することで得ら
れる。この計数処理は後述のインタラブドタイマ処理５
−１１（第５Ａ図又は第５Ｄ図）として行われる。）を
基に演算を行い、エンヘローブ用タイマ（エンベロープ
の演算周ｔｉＪＪ）やリズム用の基準値を得る。発音制
御処理４．−９では４−５．４−６．４−７でセットさ
れたデータから、実際に楽音を発音させるための各種演
算を行い、結果をＲＡＭ１０６内の音源処理レジスタ（
第７図）から、ＲＡＭ２０６内の音源処理レジスタ（第
１１図）にセットする。具体的には、第７図に示すＭＣ
ＰＵＩＯのＲＡＭ１０６内の音源処理レジスタに記憶さ
れたアドレス加算値、ループアドレス、エンドアドレス
及びスタートアドレスを第１１図に示す５ＣＰＵ２０の
２０６内の音源処理レジスタにセットする動作を行うも
のである。このＭＣＰＴＪｌｏは８チャンネル分の楽音
データを生成可能であり、これらデータは４−５〜４−
７でアサインされたデータに基づき、ＭＣＰＵＩＯ１ｓ
ｃｐｕ２０の各レジスタ内の対応するチャンネルに割り
当てられる。このアドレス加算値、ループアドレス、エ
ンドアドレス及びスタートアドレスは外部メモリ９０に
置かれる基本波形に対するアドレス情報であり、スター
トアドレスは基本波形メモリ（外部メモリ９０内）のス
タートアドレス、ループアドレスは基本波形を繰り返し
読み出す場合の戻り先のアドレス（第１０図ではスター
トアドレスと同一）、エンドアドレスは基本波形のエン
ドアドレスを表し、現在アドレスは基本波形の現在の位
相を表すアドレスであり、その整数部が、基本波形メモ
リに現実に存在する記憶場所を表し、その小数部が、こ
の記憶場所からのずれを表し、アドレス加算値はタイマ
インタラブド処理ルーチンの時間間隔ごとに現在アドレ
スに加算されるべき値であり、生成する楽音のピッチに
正比例する。

４−１０は次のメインフローのバスのための準備処理で
あり、今回のバスで得た押鍵状態への変化を示すＮＥＷ
　　ＯＮ状態をＯＮ中にしたり、離鍵状態への変化を示
すＮＥＷ　　ＯＦＦ状態をＯＦＦ中に変える等の処理を
行う。

インタラブド発生部１１６からのインタラブド信号ＩＮ
Ｔが発生すると、ＭＣＰＵＩＯは実行中のメインプログ
ラムを中断し、第５Ａ図に示すインタラブド処理ルーチ
ンを実行する。ここにＭＣＰＵＩＯは第５Ａ、５Ｂ図又
は第５Ｄ、５Ｂ図、及ヒ第６図のフローにおいて楽音の
エンベロープデータを生成し、５ＣＰＵ２０は第８図、
第９図のフローにおいてＭＣＰＵＩＯからのエンベロー
プデータに基づいて楽音波形データを生成するようにな
っている。ここで、第５Ａ、５Ｂ図は、ＭＣＰＵインタ
ラブド処理及び該処理において実行されるデータ転送処
理の第１の実施例の動作フローであり、第５Ｃ図はその
動作タイミングチャートの一例を示した図である。また
、第５Ｄ、５Ｂ図は、ＭＣＰＵインタラブド処理及び該
処理において実行されるデータ転送処理の第２の実施例
の動作フローであり、第５Ｆ図はその動作タイミングチ
ャートの一例を示した図である。更に、第６図は、第５
Ａ図又は第５Ｄ図のＭＣＰＵインクラブド処理における
各発音チャネル毎の音源処理の０作フローである。以下
、各フローについて順次説明する。

まず、第５Ａ図（データ転送処理の第１の実施例）及び
第５Ｄ図（同じく第２の実施例）で共通のＭＣＰＵイン
クラブド処理の概略について説明する。

前述したように、ＭＣＰＵＩＯのインタラブド処理ルー
チンでは、前回のインタラブド周期で求まった今回のサ
ンプリングタイミング用の現在エンベロープ値を５ＣＰ
Ｕ２０に転送する処理と、次回のサンプリングタイミン
グ用の現在エンベロープ値を演算する処理等が行われる
。

今回のサンプリングタイミング用の現在エンベロープ値
は、前回のインタラブド周期において、ＭＣＰＵＩＯの
Ｒ，ＡＭ１０６の音源処理レジスタ内の第７図に示され
る各チャンネル領域に得られており、これらのデータが
、第５Ａ図又は第５Ｄ図のステップ５−１のデータ転送
処理において５ＣＰＵ２０に転送される。このとき、デ
ータ転送のタイミングに合わせてＭＣＰＵＩＯから５Ｃ
ＰＵ２０にパルス状のライト信号Ｃが出力される。

このデータ転送が終了すると、ＭＣＰＵＩＯは、５ＣＰ
Ｕ２０の動作を開始させる動作開始信号Ａを出力する（
５−２）。このあと、５−２’（第５Ａ図）又は５−２
’　　（第５Ｄ図）を経て（それぞれ後述する）、ステ
ップ５−３〜５−１Ｏで第１チヤンネルから第８チヤン
ネルまでの各チャンネルの音源処理を実行する。この処
理は、前述したように、各チャンネル毎の次回のサンプ
リングタイミング用の現在エンベロープ値を演算する処
理であり、後述する第６図の動作フローで示される。こ
れにより得られたエンベロープデータは、ＲＡＭ　１０
６の音源処理レジスタ内の第７図に示される各チャンネ
ル領域に新たに上書きされる。

８チャンネル分の音源処理が終了すると、最後にステッ
プ５−１１においてインタラブドタイマー処理が実行さ
れる。この処理は、第５Ａ図又は第５Ｄ図のＭＣＰＵイ
ンタラブド処理が一定のサンプリング周期毎に実行され
ることを利用して、ＲＡＭ　１０６上の特には図示しな
い時間レジスタの値がインクリメントされる。すなわち
、この時間レジスタの値を見れば時間経過がわかる。こ
のようにして得られる時間レジスタ値は、前述したよう
に、第４図のメインフローのフロー１周タイマー処理（
４−８）における時間制御に用いられる。

以上の動作の後、再び第４図のメインルーチンに戻る。

次に、第５Ａ図のＭＣＰＵインクラブド処理の第１の実
施例におけるステップ５−１のデータ転送処理と、それ
に関係するステップ５−２．５２′の各処理について説
明する。

本実施例では、前述したように、ＭＣＰＵＩＯでは各サ
ンプリングタイミング毎のエンベロープ値を各発音チャ
ンネル毎に計算してそれを５ＣＰＵ２０に転送するが、
ＭＣＰＵＩＯに汎用性を持たせ本実施例以外の種々の音
源処理を行わせる場合には、ＭＣＰＵＩＯから５ＣＰＵ
２０へ転送すべきデータ数は様々に変化し５ＣＰＵ２０
でそれを知ることはできない。そのため、ＭＣＰｔＪｌ
ｏと５ＣＰＵ２０の間のデータ転送制御をいかに簡単に
し、かつ必要とするデータのみを効率的に転送するかが
問題となる。

そこで、第５Ａ図及び第５Ｂ図で示されるＭＣＰＵイン
タラブド処理の第１の実施例では、ＭＣＰＵＩＯはデー
タ転送時には常に一定数ＮのデータをＲＡＭ１０６（第
２図）から出力することとし、その場合にデータ転送に
必要のないＲＡＭ１０６上のアドレス領域には、値Ｏの
データを格納しておく。そして、ＭＣＰＵＩＯのオペレ
ーション制御回路１１２（第２図）は、ＲＡＭ　１０６
からイ直０のデータが読み出されたときには、５ＣＰＵ
２０へ供給されるべきライト信号Ｃを出力しないように
制御を行う。そして、ＭＣＰＵｌ　０内の５ＣＰＵリセ
ット制御部１３４（第２図）は、インタラブド発生部１
１５からのインタラブド信号ＩＮＴの入力後、上記Ｎ個
のデータの出力時間に相当するタイミングをカウントし
た後に５ＣＰＵ２０に処理開始信号Ａを出力する。これ
により、単純な制御で、ＭＣＰＵＩＯのＲＡＭ１０６か
ら５ＣＰＵ２０のＲＡＭ２０６へ必要なデータのみを適
切に転送できる。

以下、第５Ａ図ステップ５−１のデータ転送処理につい
て、第５Ｂ図の動作フローチャート及び第５Ｃ図の動作
タイミングチャートの一例を用いて詳細に説明する。

まず、オペレーション制御回路１１２はＲＡＭアドレス
制御部１１５（共に第２図）を制御して、データ転送の
対象となるデータを所定のアドレスχ１から始まる連続
するアドレス領域ヘコピーする（５−１−１）。本実施
例では、前回のインタラブド周期においてＭＣＰＵＩＯ
のＲＡＭ１０６の音源処理レジスタ内の第７図に示され
る各チャンネル領域に得られている計８個の今回のサン
プリングタイミング用の現在エンベロープ値が、アドレ
ス右頁域Ｘ、−Ｘ、ヘコビーされる。なお、ＲＡＭ１．
０６上にはアドレスＸ１〜ＸＮまでのＮアドレス分のデ
ータ転送領域が設けられており、ＭＣＰＵＩＯのＲＡＭ
１０６から５ＣＰＵ２０のＲＡＭ２０へは、１回のイン
クラブドタイミングでＮ個までのデータの転送が可能で
ある。ここで、アドレスＸ１−ＸＮの内容は、パワーオ
ン時に第４回のメインフローのステップ４−１において
、或いは前回のインタラブドタイミングでのＭＣＰ［Ｊ
インタラブド処理における第５Ａ図のステップ５−２′
において、それぞれ値０にクリアされている。従って、
上述のステップ５−１−１の処理により、アドレスｘ、
−Ｘｉには今回の現在エンベロープ値が格納され、アド
レスＸ、〜ＸＮの内容は値Ｏとなる。

次に、変数θ（ＲＡＭ１０６内に確保される）の値を１
に設定した後に、ステップ５−１−７でその値を＋１ず
つしながらステップ５−１−６でθ＝Ｎと判定されるま
で、ステップ５−１−３〜５−１−７までの処理が繰り
返される。

まず、ＭＣＰＵＩＯ内のＲＡＭアドレス制御部工１５（
第２図）がＲＡＭ　１０６に対してアドレスＸθを指定
する。これにより、ＲＡＭ１０６のアドレスＸθから出
力されるデータのうち、上位ビットのデータ（Ｘθ）Ｕ
　がアドレスデータとして５ＣＰＵ内部ＲＡＭアドレス
指定バスＭａに出力され、また、下位ビットのデータ（
Ｘθ）ｌが転送データとして５ｃｐｕ内部ＲＡＭ書込デ
ータバスＤ。、、ｔに出力される（５〜１−３）。なお
、本実施例ではデータの上位ビットでアドレスを指定し
下位ピントでデータを指定するネタストアドレス方式が
採用されている。

同時に、上位ビットのアドレスデータ（Ｘθ）Ｕの値が
０であるか否かが判定され（５−１−４）、０でなけれ
ば、ＭＣＰＵＩＯのオペレーション制御部１１２は、５
ＣＰＵ２０に向けてライト信号Ｃを出力する。なお、デ
ータの値の判定はＡＬｔＪ部１０８（第２図）において
行われ、その判定結果がオペレーション制御回路１１２
に通知される。

これにより５ＣＰＵ２０では、上述のライト信号Ｃがラ
イト信号切換え回路２４２を介してＲＡＭ２０６に入力
し、また、ＲＡＭアドレス制御部２０５が前述したよう
にして５ＣＰＵ内部ＲＡＭアドレス指定バスＭａから入
力するアドレスデータ（Ｘθ）Ｕを選択し、このアドレ
スをＲＡＭ２０６に指定する。従って、ＲＡＭ２０６は
前述したように５ｃｐｕ内部ＲＡＭ書込データバスＤ。

ｕｔから入力する転送データ（Ｘθ）ｉを選択し、これ
を上記アドレスに書き込む。一方、ステップ５−１−４
での判定の結果、上位ビットのアドレスデータ（Ｘθ）
Ｕの値が０である場合には、ＭＣＰＵＩＯのオペレーシ
ョン制御部１１２は、５ＣＰＵ２０に向けてライト信号
Ｃを出力しない。従って、ＭＣＰＵＩＯから５ＣＰＬＩ
２０へのデータ転送は行われない。

以上のステップ５−１−３〜５−ｉ５のデータ転送処理
が、ステップ５−１６において変数θの値がＮに等しい
と判定されるまで、θの値がステップ５−１７で＋１ず
つされながら繰り返される。なお、ステップ５−１−６
での判定演算はＭＣＰＵＩＯ内のＡＬＵ部１０８で行わ
れ、その判定結果がオペレーション制御回路１１２に通
知される。

今、第５Ｃ図において、ＭＣＰＵＩＯは、始め第５Ｃ図
（ａ）の如く第４図のメインフローを実ｊテしているが
、第５Ｃ図（ｂ）の如くインタラブド発生部１１５から
インタラブド信号ＩＮＴが入力すると、ＭＣＰＵＩＯで
の処理は第５Ａ図のＭＣＰＵインタラブド処理に移行す
る。そして、ＭＣＰＵＩＯのオペレーション制御回路１
１２から制御信号ＣＮＴＲ（第２図）として、第５Ｃ図
（Ｃ）の如く転送命令信号が出力されると、ＭＣＰＵＩ
Ｏでの処理は第５Ｂ図のデータ転送処理に移行する。

この後、ＭＣＰＵＩＯのＲＡＭアドレス制御部１１５が
、アドレスを第５Ｃ図（ｄ）のようにｘＩ〜χＮまで変
化させながらＲＡＭ１０６に対して指定する（第５Ｂ図
ステップ５−１−２．５−１−６及び５−１−７による
）。これにより、ＲＡＭ１０６からアドレスデータ（Ｘ
ｌ）ｕ〜（ＸＮ）ｕ及転送データ（χ、）Ｅ〜（Ｘｓ）
ｆが出力される。この場合、前述したようにＲＡＭ１０
６のアドレスＸ１〜Ｘ、には有効な現在アドレス値が格
納されており、アドレスＸ９〜Ｘ８には値Ｏ（無効デー
タ）が格納されている。従って、ＲＡＭ１０６に対して
アドレスＸ、〜Ｘ８が指定される間は第５Ｃ図のように
ライト信号Ｃが出力されてデータ転送が行われる（第５
Ｂ図のステップ５−１−５による）。そして、アドレス
ｘ９〜ＸＮが指定される間は第５Ｃ図のようにライト信
号Ｃは出力されずデータ転送は行われない。このように
して、８チャンネル分の現在エンベロープ値である８つ
の有効な転送データ（Ｘｌ）１．〜（Ｘ、）ｎのみが、
ＭＣＰＵＩＯのＲＡＭ１０６から５ＣＰｔＪ２０のＲＡ
Ｍ２０６へ転送される。

上述のようにしてＲＡＭ１０６に対してＸＮまでのアド
レスが指定されると、第５Ｃ図（５）の如く最後のタイ
ミングで、ＭＣＰｔＪ１０内の５ＣＰＵリセット制御部
１３４（第２図）から５ＣＰＵ２０に処理開始信号Ａが
出力される。同制御部は、インタラブド発生部１１５か
らのインクラブド信号ＩＮＴの入力（第５Ｃ図ら））後
、第５Ｃ図（ト）の演算サイクルを単位として略Ｎサイ
クル分の時間をカウントした後に処理開始信号Ａを出力
する。

なお、この処理開始信号Ａの出力処理は、第５Ｂ図のス
テ・ノブ５−１６の判定の直後に実行される第５Ａ図の
ステップ５−２の処理として実行される。ここで、５Ｃ
ＰＵ２０の制御用ＲＯＭ２０２（第３図）内のプログラ
ムのエンドアドレスにはエンドアドレス自身にジャンプ
する命令が格納されており、従って、第５Ｃ図（ｉ）の
如＜ＲＯＭアドレス制御部２１４はエンドアドレスを指
定し続け、第５Ｃ図（ｊ）の如＜　５ＣＰＵ２０は実質
的に停止状態にある。そして、ＭＣＰＵ　１０から上記
処理開始信号Ａが入力すると、第５Ｃ図（ｉ）の如くＲ
ＯＭアドレス制御部２１４はプログラムのスタートアド
レスを指定し、これにより、第５Ｃ図（ｊ）の如＜　５
ＣＰＵ２０は後述する５ＣＰＵインタラブド処理の実行
を開始する。なお、この処理は実質的に５ＣＰＵ２０で
のメインフローとなる。

ＭＣＰＵＩＯは、第５Ａ図のステップ５−２の処理の後
、ステップ５−２′において、ＲＡＭｌ０６上のデータ
転送用のアドレス領域Ｘ１〜ＸＮをクリアしておく。こ
れは、次回のインクラブドタイミングで、有効なアドレ
ス領域以外に値０が格納されているようにするための処
理である。

これ以後の、第５Ａ図のステップ５−３〜５１０の音源
処理については後述する。

次に、第５Ｄ図及び第５Ｅ図で示されるＭＣＰＵインタ
ラブド処理の第２の実施例について説明する。

上述の第５Ａ図及び第５Ｂ図による第１の実施例では、
データ転送に必要のないＲＡＭ１０６上のアドレス領域
に値０のデータを格納しておき、ＲＡＭ１０６から値Ｏ
のデータが読み出されたときには５ＣＰＵ２０へ供給さ
れるべきライト信号Ｃを出力しないように制御を行うこ
とにより、簡単な制御でＭＣＰＵＩＯ（７）ＲＡＭ１０
６上の有効なデータのみを５ＣＰＵ２０のＲＡＭ２０６
に転送することができる。これに対して、第２の実施例
では、ＭＣＰＵＩＯはデータ転送時には、第１の実施例
の場合と同様、常に一定数ＮのデータをＲＡＭ１０６（
第２図）から出力することとし、その場合にデータ転送
に必要のないＲＡＭｌ０６上のアドレス領域には、ＲＡ
Ｍ２０６上のあり得ないアドレスを指定するアドレスデ
ータを格納しておく。そして、ＭＣＰＵｌ、０のオペレ
ーション制御回路１１２（第２図）は、Ｎ個のライト信
号Ｃのパルスを無条件に出力して、ＲＡＭ１０６のＮｕ
のアドレスデータ及び転送データを無条件に５ＣＰＵ２
０に転送する。この場合、５ＣＰＵ２０では、ＲＡＭ２
０６上の存在するアドレスデータが転送されてきた場合
のみ、それと対で転送されてきた転送データをＲＡＭ２
０６に書き込む。

そして、ＭＣＰＵＩＯ内の５ＣＰＵリセット制御部１３
４（第２図）は、インタラブド発生部１１５からのイン
タラブド信号ＩＮＴの入力後、上記Ｎ個のデータの出力
時間に相当するタイミングをカウントした後に５ＣＰＵ
２０に処理開始信号Ａを出力する。これにより、単純な
制御で、ＭＣＰＵＩＯのＲＡＭ１．０６から５ＣＰＵ２
０のＲＡＭ２０６へ必要なデータのみを適切に転送でき
る。

以下、第５Ｄ図ステップ５−１のデータ転送処理につい
て、第５Ｅ図の動作フローチャート及び第５Ｆ図の動作
タイミングチャートの一例を用いて詳細に説明する。

まず、オペレーション制御回路１１２は、第５Ｂ図の第
１の実施例の場合と同様にして、ＲＡＭアドレス制御部
１１５（共に第２図）を制御して、データ転送の対象と
なるデータを所定のアドレスＸＩから始まる連続するア
ドレス領域ヘコピーする（５−１−１）。本実施例では
、第１の実施例と同様、今回のサンプリングタイミング
用の８個の現在エンベロープ値が、アドレス領域Ｘ１〜
Ｘｓヘコビーされる。ＲＡＭ１０６上には、第１の実施
例の場合と同様、アドレスＸ１〜ＸにまでのＮアドレス
分のデータ転送領域が設けられており、ＭＣＰＵＩＯの
ＲＡＭ１０６から５ＣＰＵ２０のＲＡＭ２０へは、１回
のインタラブドタイミングでＮ個までのデータの転送が
可能である。ここで、アドレスＸ１〜ＸＮの内容は、パ
ワーオン時に第４図のメインフローのステップ４−１に
おいて、或いは前回のインタラブドタイミングでのＭＣ
ＰＵインクラブド処理における第５Ｄ図のステップ５−
２＃において、それぞれ値”　Ｆ　Ｆ　Ｆ　Ｆ”にセッ
トされている。従って、上述のステップ５−１−１の処
理により、アドレスＸ１〜Ｘｓには今回の現在エンベロ
ープ値が格納され、アドレスＸ９〜ＸＮの内容は値”　
Ｆ　Ｆ　Ｆ　Ｆ　”となる。

次に、第５Ｂ図の第１の実施の場合と同様、ステップ５
−１−２で変数θ（ＲＡＭ　Ｉ　Ｏ６内に確保される）
の値を１に設定した後に、ステップ５−１−７でその値
を＋１ずつしながらステップ５−１−６でθ＝Ｎと判定
されるまで、ステップ５１−３と５−１　′−１の処理
が繰り返される。

まず、第５Ｂ図の第１の実施例の場合と同様にして、Ｍ
ＣＰＵＩＯ内のＲＡＭアドレス制御部１１５（第２図）
がＲＡＭ　１０６に対してアドレスＸθを指定する。こ
れにより、第１の実施例の場合と同様にして、ＲＡＭ１
０６のアドレスＸθから出力されるデータのうち、上位
ピントのデータ（Ｘθ）Ｕ　がアドレスデータとして５
ＣＰＵ内部ＲＡＭアドレス指定バスＭａに出力され、ま
た、下位ビットのデータ（Ｘθ）１　が転送データとし
て５ｃｐｕ内部ＲＡＭ書込データバスＤ。ｕｔに出力さ
れる（５−１−３）。

同時に、ＭＣＰＵＩＯのオペレーション制御部１１２は
、ステップ５＋−１′−１において、５ＣＰＵ２０に向
けてライト信号Ｃを出力する。このように、無条件にラ
イト信号Ｃが出力される点が第５Ｂ図の第１の実施例と
異なる。これにより５ＣＰＵ２０では、上述のライト信
号Ｃがライト信号切換え回路２４２を介してＲＡＭ２０
６に入力し、また、ＲＡＭアドレス制御部２０５が前述
したようにして５ＣＰＵ内部ＲＡＭアドレス指定ハスＭ
ａから入力するアドレスデータ（Ｘθ）Ｕ　を選択し、
このアドレスをＲＡＭ２０６に指定する。

この場合、アドレスデータ（χθ）ＵがＲＡＭ２０６上
の有効なアドレスを指定している場合には、ＲＡＭ２０
６は前述したようにして５ＣＰＵ内部ＲＡＭ書込データ
バスＤ。。ｔから入力する転送データ（Ｘθ）！　を選
択し、これを上記アドレスに書き込む。一方、アドレス
データ（Ｘθ）Ｕ　としてＲＡ、Ｍ２Ｏ６上のあり得な
いアドレス゛’ＦＦ”が指定されている場合には、ＲＡ
Ｍ２０６は書込動作を行わないため、実質的にＲＡＭ２
０６への転送データ（Ｘθ）ｌ　の転送は行われない。

以上のステップ５−１−３及び５−１　”１のデータ転
送処理が、ステップ５−１−６において変数θΦ値がＮ
に等しいと判定されるまで、θの値がステップ５−１−
７で＋１ずつされながら繰り返される。ステップ５−１
−６での判定演算は、第５Ｂ図の第１の実施例の場合と
同様、ＭＣＰｔＪｌｏ内のＡＬＬＪ部１０８で行われ、
その判定結果がオペレーション制御回路１１２に通知さ
れる。

今、第５Ｆ図において、ＭＣＰｔＪｌｏは、始め第５Ｆ
図（ａ）の如く第４図のメインフローを実行しているが
、第５Ｆ図〜）の如くインタラブド発生部１１５からイ
ンタラブド信号ＩＮＴが入力すると、ＭＣＰＵＩＯでの
処理は第５Ｄ図のＭＣＰＵインタラブド処理に移行する
。そして、ＭＣＰＵＩＯのオペレーション制御回路１１
２から制御信号ＣＮＴＲ（第２図）として、第５Ｆ図（
Ｃ）の如く転送命令信号が出力されると、ＭＣＰＵＩＯ
での処理は第５Ｅ図のデータ転送処理に移行する。

この後、ＭＣＰＵＩＯのＲＡＭアドレス制御部１１５が
、アドレスを第５Ｆ図（ｄ）のようにＸ１〜ＸＮまで変
化させながらＲＡＭ１０６に対して指定する（第５Ｅ図
ステップ５−１−２．５−１−６及び５−１−７による
）、これにより、ＲＡＭ１０６からアドレスデータ（Ｘ
＋）ｕ〜（Ｘｓ）ｕ及転送データ（Ｘ、）４２〜（ＸＮ
）ｊ２が出力される。この場合、前述したようにＲＡＭ
　１０６のアドレスｘ１〜Ｘ８には有効な現在アドレス
値が格納されており、アドレスＸ、〜ＸＮには値“ＦＦ
ＦＦ”　（無効データ）が格納されている。これらＮ＆
［ｌのデータが、Ｎ回のライト信号Ｃのパルス（第５Ｅ
図のステップ５−１　′−１による）に同期して５ＣＰ
Ｕ２０に転送されるが、５ＣＰＵ２０は、ＲＡＭｌ０６
に対するアドレスＸ　＋　−Ｘ　ｓのデータが出力され
ている間は、前述したようにＲＡＭ２０６への転送デー
タの書き込みを行うが、ＲＡＭ　１０６に対するアドレ
スＸ、〜ＸＮのデータが出力されている間は、前述した
ようにＲＡＭ２０６への転送データの書き込みを行わな
い。このようにして、８チャンネル分の現在エンベロー
プ値である８つの有効な転送データ（Ｘ＋）Ｚ〜（Ｘｓ
）ｆｆｉのみが、ＭＣＰＵＩＯのＲＡＭ　１０６から５
ＣＰＵ２０のＲＡＭ２０６へ転送される。

上述のようにしてＲＡＭ１０６に対してＸＮまでのアド
レスが指定されると、第５Ｃ図の第１の実施例の場合と
同様、第５Ｆ図（５）の如く最後のタイミングで、ＭＣ
ＰＵＩＯ内の５ＣＰＵリセット制御部ｌ３４（第２図）
から５ＣＰＵ２０に処理開始信号Ａが出力され（第５Ｄ
図のステップ５−２による）、それ以後、第１の実施例
の場合と同様にして、５ＣＰＵ２０は後述する５ＣＰＵ
インタラブド処理の実行を開始する。

ＭＣＰＵＩＯは、上記処理に関係する第５Ｄ図のステッ
プ５−２の処理の後、ステップ５−２“において、ＲＡ
Ｍ１０６上のデータ転送用のアドレス領域Ｘ１〜ＸＮに
値”　Ｆ　Ｆ　Ｆ　Ｆ　”をセットしておく。

これは、次回のインタラブドタイミングで、有効なアド
レス領域以外に値”　Ｆ　Ｆ　Ｆ　Ｆ　”が格納されて
いるようにするための処理である。

次に、第６図は、第５Ａ図の５−１〜５−１０の音源処
理の詳細なフローを示す。本実施例においては、波形読
み出し方式の楽音合成を採用しており（他の楽音合成方
式、例えばＦＭ合成も、実現可能であり、この発明は特
定の楽音合成方式には制限されない〕、この処理におい
ては、エンベローブデータを作成してＲＡＭ　１０６の
音源処理レジスタ内にストアする処理を行っている。

この処理を実行するために、ＭＣＰＵＩＯのＲＡＭ１０
６内のレジスタ群には、第７図に示すように、エンベロ
ープΔχ用タイマ、目標エンベローフ、エンベロープΔ
Ｘ、Ｍフラグ付エンベロープ、現在エンベロープが記憶
され、この所望のレジスタ値を演算し、更新する。エン
ベロープは振幅変調のために基本波形に付加すべきもの
で、全体としていくつかのセグメント（ステップ）から
成っている。エンベロープΔＸタイマと目標エンベロー
プとエンベロープΔｘと加減フラグ付エンへローブΔｙ
は現在進行中のエンヘロープセグメントを定義するエン
ベロープパラメータであり、このエンベロープパラメー
タは、ＭＣＰＵＩＯのメインフロー（第４図）の発音制
御処理４〜９内において、エンベロープ値がセグメント
の目標値に到達の都度、更新される情報であり、インタ
ラブド処理ルーチン（第５Ａ図）ではこれらのエンベロ
ープパラメータはエンベロープΔＸタイマを除いて単に
参照されるだけである。エンベロープΔＸはエンベロー
プの演算周期を表し、目標エンベロープは現セグメント
におけるエンベロープの目標値を表し、加減フラグ付エ
ンベロープΔｙは演算周期ごとのエンベロープの変化分
を表し、現在エンベロープは現在のエンベロープ値を表
す。

第６図のフローを詳細に述べると、６−１でエンベロー
プの演算周期ΔＸと比較するためのタイマレジスタをイ
ンタラブドタイミングごとにインクリメントし、６−２
でΔＸと一致したとき６３でエンベロープ変位分のデー
タΔｙの加減算フラグ（符号ビット）をテストしてエン
ベロープが上昇中が下降中かを判別し、６−４．６−５
でそれぞれ現在エンベロープの減算または加算を行う。

６−６　テ現在エンヘローブが目標エンベロープ値に達
したかどうかをチエツクし、達しておれば、６−７で現
在エンベロープに目標レベルをセットする。これにより
メインプログラムの発音制御処理４−９で次のエンベロ
ープステップのデータがセットされることになる。また
発音制御処理４−９で値０の現在エンベロープを読んだ
ときには発音の終了として処理される。このあと６−８
で生成された現在エンベロープ値をＲＡＭ　１０６（７
）１源処理レジスタ内で対応するチャンネルの領域にス
トアする。

続いて、第８図は、５ＣＰＵ２０のインタラブド処理ル
ーチンのフローを示す。このルーチンは第５Ａ図又は第
５Ｄ図のＭＣＰＵインタラブド処理のステップ５−２に
おいて出力される処理開始信号Ａに同期してスタートす
るものである。

８−１で波形加算用ＲＡＭ領域（ＲＡＭ２０６内）をク
リアし、８−２〜８−９で第１チャンネルから第８チヤ
ンネルまでの各チャンネル音源々理を順次実行する６各
ヂヤンネル音源処理（ＤＲｔで、チャンネルの楽音波形
値が波形加算用ＲＡｌＶ領域のデータに加算される。こ
のあと８−１０４゜おいて波形加算用ＲＡＭのデータを
ＤＡＣに出プし、８−１１においてオペレーション制御
回路２１２は終了信号Ｂを出力する。この信号ＢはＭ〔
ＰＵＩＯの５ＣＰＵリセット制御部１３４に入）し、処
理開始信号Ａの出力を停止させる。この釈果、５ＣＰＵ
２０の動作は停止する。

第９図は、第８図のステ・ンプ８−２〜８−９ｃ各チャ
ンネル音源処理の詳細なフローを示す。ここにおいては
、各チャンネルの波形処理を行うとともにＭＣＰＵＩＯ
のインタラブド処理ルーヂン（第５Ａ、５Ｂ図又は第５
Ｄ、５Ｂ図、及び第６図）において生成されたエンベロ
ープデータに郡づいてエンベロープ機能を付加するもの
である。

ここでの波形処理は、現在アドレスの整数部を使って基
本波形メモリから隣り合う２つアドレスの波形データを
読み出し、（整数部子小数部）で示される現在アドレス
に対して想定される波形値を補間で求めている。補間が
必要な理由は、タイマインタラブドによる波形サンプリ
ング周期が一定であり、アドレスの加算値（ピッチデー
タ）が楽器への応用上、ある音域にわたるためである（
音階音しか出力しない楽器で音階音ごとに波形データを
用意すれば補間の必要はないが許容できない記憶容量の
増大となる）。補間による音色の劣化、歪みは高音域の
方が著しいため、原音の記録サンプリング周期より高速
の周期で原音を再生するのが好ましい。この実施例では
原音再生の周期を２倍にしている（第１０図）、シたが
って、アドレス加算値が０．５のとき、Ａ４の音が得ら
れるようになっている。この場合、Ａ＃４ではアドレス
加算値は０．５２９となり、Ａ３のとき、１となる。こ
れらのアドレス加算値はピッチデータとして制御データ
兼波形外部メモリ９０（第１図）内に記憶されている。

そして、押鍵時には前に述べたように第４図の発音制御
処理４−９において、鍵に対応するピッチデータと選択
されている音色の波形スタートアドレス、波形エンドア
ドレス及び波形ループアドレスがＲＡＭ１０６へ、そ（
−７でＲＡＭ１０６からＲＡＭ２０６の対応するレジス
タ、すなわち、アドレス加算値レジスタ、スタートアド
レス兼アドレスレジスタ、エンドアドレスレジスタ、ル
ープアドレスレジスタにセットされる（第７図及び第１
１図参照）。

参考までに、第１０図に時間に対する補間波形データを
示す。図中、白丸は基本波形メモリの記憶場所にある波
形データ値、×印は補間値を含む出力サンプルを示して
いる。

補間方式はいる。いろあるが、ここでは直線補間を採用
している。第９図のフローについて詳細に述べると、ま
ず、９−１で現在アドレスにアドレス加算値を加算して
新し、い現在アドレスを得る。

９−２で現在アト！、・スとエンドア（ルスを比較し、
現在アドレス〉エンドアトｌ、・スならば、９−３．９
−４により、現在アトＩ／スくエンドアドレスのときは
９−５により、物理上（番地上）または論理上（動作−
Ｌ）の次のアドレスを計算１，５．９−７でその整数部
により基本波形メモリをアクセスして次回波形データを
得る。ループアドレスは動作エンドアドレスの次のアド
レスである。すなわち、第１０回の場合、図示の波形は
繰り返し読み出される。したがって、現在アドレス−エ
ンドアドレスのときは次のアドレスとしてループアドレ
スの波形データを読み出す（９〜６）。９−８．９−９
により、現在アドレスの整数部で基本波形をアクセスし
、て今回の波形データを読み出す。次に、９−１０で次
回波形値から今回波形値を減算し、９−１１でその差に
現在アドレスの小数部を乗算し、その結果を９−１２で
今回の波形値に加えることにより、波形の直線補間値を
求める。この直線補間したデータに現在エンベロープ値
を乗算してチャンネルの楽音データ値を得（９−１３）
、それを波形加算用レジスタの内容に加えて楽音データ
を累算する（９−１４）、このレジスタに累算されたデ
ジタル楽音データが、Ｓ　ＣＰ　Ｕインタラブド処理ル
ーチン（第８図）の８−１０でＤＡｃｉｏｏに送出され
る。これに関連し、第１図ではＤＡＣ１００はステレオ
出力を得るべく右ＤＡＣ１００Ｒと左ＤＡＣ１００Ｌか
ら成っている。

この場合、５ＣＰＵ２０の処理する発音チャンネルの夫
々を左右のＤＡＣのいずれに割り当てるかを決めるよう
にするとよい。具体的には、各チャンネル用の音源デー
タとして内部ＲＡＭ２０６上に、選択ＤＡＣ指示データ
をもたせ、また、２つの波形加算用領域、即ち、左ＤＡ
Ｃ用波形加算用領域と左ＤＡＣ用波形加算用領域を設け
る。また、８−１に対応するステップで左右のＤＡＣ用
の各波形加算用領域をクリアし、９−１３の処理の後、
処理チャンネルに割り当てているＤＡＣを選択ＤＡＣ指
示データから判別し、対応する波形加算用領域に処理チ
ャンネルの楽音波形データを加算する。そして、５ＣＰ
Ｕ２０のインタラブド処理ルーチン（第８図）のステッ
プ８〜１０に対応するステップで、加算結果である左Ｄ
ＡＣ用と右ＤＡＣ用の楽音波形データを５−５に相当す
るステップで、それぞれ左ＤＡＣ１００Ｌと右ＤＡＣ１
００Ｒに送出する。

第１２図は、第１図に示されるＤＡＣ］、ＯＯＲ又は１
００Ｌの構成例を示す。

本実施例においてＤＡＣ１００は５ＣＰｔＪ２０が生成
したデジタル楽音信号をアナログ楽音信号に変換するも
のである。第８図の８−１０に示すように、５ＣＰＵ２
０はタイマインタラブド処理ルーチンのなかで、Ｓ　Ｃ
Ｐ　’Ｕ　２０が構成したデジタル楽音信号のサンプル
をＤＡＣｉ　ＯＯにセットする。この処理８−１０の実
行間隔は平均としてはタイマインタラブド発生部１１６
の発生するインタラブド信号ＩＮＴの発生間隔に等しい
が、実際の実行間隔はプログラム動作のために変動する
。

したがって、処理８−１０の実行間隔をＤ／Ａ変換の変
換周期としてＤ／Ａ変換を行ったとするとアナログ楽音
信号に大きな歪みが生じてしまう。

この問題は第１２図に示すような構成をとることにより
解決される。すなわち、オペレーション制御回路１１２
からのプログラム制御信号によって制御されるソフト制
御ランチ１００４と、デジタル楽音信号をアナログ楽音
信号に変換するＤ／Ａ変換器１００２との間に、インタ
ラブド発生部１１６（第２図参照）からの正確なタイミ
ング信号であるインタラブド信号ＩＮＴで制御されるイ
ンタラブド制御ラッチ１００６を設ける。インタラブド
信号の発生周期はクロック発振器の安定度に従うので極
めて安定である。ラッチ１００６の出力はインタラブド
信号のタイミングに同期して切り換わる。すなわち、イ
ンタラブド信号の発生周期がＤ／Ａ変換器１００２の変
換（サンプリング）周期となる。従って、ランチ１００
４の出力が切り換わるタイミングはインタラブド処理の
タイミングずれに従って変動するがインタラブド信号で
動作するラッチ１００６があるのでＤ／Ａ変換器１００
２０入カデータが切り換るタイミングはインタラブド信
号と同期する。

第１３図は、時間の流れに沿う本実施例の動作の流れを
示すタイムチャートである。この図かられかるように、
インタラブド信号■ＮＴが発生すると、ＭＣＰＵｌ、０
はメインフローの実行を中断し、インタラブド処理ルー
チンを実行する。ここにおいて、初めに５ＣＰＵ２０に
データを転送し、ごのデータ転送が終了すると５ＣＰＵ
２０に動作処理開始信号Ａを出力する。そしてそのあと
エンベロープ処理を行う。５ＣＰｔＪ２０は、信号Ａを
受けて波形データピッチ補間、エンベローブ乗算の処理
を行う。そして処理が終了すると待機状態となる。

このように、本実施例の電子楽器用処理装置はＭＣＰＵ
ＩＯと５ＣＰＵ２０という複数のＣＰＵを有し、内蔵さ
れるプログラムに従ってひとつの音の音源処理を各ＣＰ
ＬＩで分割して実行することができる。なお実施例では
１つの５ＣＰＵを使用しているが、音源処理を行う複数
の５ＣＰＵを設けるようにしてもよい。

〔変形例〕

以上で実施例の説明を終えるが、この発明の範囲内で種
々の変形、変更が可能である。

例えば、前述の実施例ではひとつの音についての音源処
理を、ＭＣＰｔＪｌｏではエンベロープ処理を、５ＣＰ
Ｕ２０では波形処理をというように分担しているが、こ
の各ＣＰＵの分担を、ＭＣＰＵＩＯではシステムの全体
制御のみを、５ｃｐｕ２０は音源処理すべてと、分担を
変更することも可能である。

第１４図〜第１７図は、この変形例の動作を示すフロー
チャート及びタイムチャートを示す。

ここにおいて特徴的なことは、５ＣＰＵ２０のみで音源
処理を行い、ＭＣＰＵＩＯではキースキャン、伴奏パタ
ーン発生、チャンネル割当等の全体制御処理を行うこと
である。そしてＭＣＰＵＩＯはこれら全体制御処理をメ
インフローで行い、インタラブド信号発生にて行われる
インクラブド処理ルーチンにおいて、ＭＣＰＵＩＯから
５ＣＰＵ２０のＲＡＭ２０６の音源処理レジスタ（第１
８図）へのデータ転送を行うようになっている。

さらに、このデータ転送は、例えばデータの値が前に転
送されたデータと比べて変わった場合等、データ転送が
必要な場合のみ行われるようになっている。

第１４図は、ＭＣＰＵＩＯのメインフローを示す。図に
おいで、第４図と同一のステップは、第４図と同一番号
を付して説明を省略する。

ステップ４−９の発音制御処理において、各チャンネル
に対応するＲＡＭ１０６の領域に必要なデータを記憶し
たあと、１４−１において、これらのデータにうち、例
えば前に転送したデータと比べて変化したものがあるか
否か等、５ＣＰＵ２０の転送すべきデータがあるかどう
か判断する。

ここで、有りと判断されると１４−２において転送フラ
グ（ＲＡＭ　１０６上に設けられる）をセットし、なし
と判断されると１４〜３において転送フラグをリセット
して、４−１０に移る。このフローの動作は、インタラ
ブド信号ＩＮＴが発生するまで続き、信号ＩＮＴが発生
するとＭＣＰＵインタラブド処理ルーチンに移る。

第１５Ａ図は、ＭＣＰＵインタラブド処理ルーチンの第
１の実施例のフローを示す。

まず１５−１において、５ＣＰＵ２０の動作が完了して
いるかどうか判断する。具体的にはＭＣＰＵＩＯから処
理開始用信号Ａが出力しているかどうかを判断するもの
であり、もし信号Ａが発生しているならこのステップで
待機し、信号Ａが発生していないなら、次のステップ１
５−２に進む。

工５−２においては、前述の転送フラグがセットされて
いるか否か判断する。もしセントされているなら、１５
−３において５ＣＰＵ２０へ音源処理に必要なデータ（
例えば、モジュレーションホイール等からの変調データ
など）を転送する。

ここでのデータ転送処理は、前述の第５Ｂ図のフローと
同じフローで示される処理である。ここでは、前述した
ように、データ転送に必要のないＲＡＭ１０６上のアド
レス領域に値０のデータを格納しておき、ＲＡＭ　１０
６から値０のデータが読み出されたときには５ＣＰｔＪ
２０へ供給されるべきライト信号Ｃを出力しないように
制御を行うことにより、簡単な制御でＭＣＰＵＩＯのＲ
ＡＭ１０６上の有効なデータのみを５ＣＰＵ２０のＲＡ
Ｍ２０６に転送することができる。

続いて転送フラグをリセットする（１５−４）。

一方、１５−２で転送フラグがリセットされていると判
断されたなら、上記１５−３、ｌ５−４のステップの処
理は行わない。

そして次の１５−５において、５ＣＰＵ２０へ処理開始
信号Ａを出力する。これは、第５Ａ図のステップ５−２
での処理と同じである。

更に、ステップ１５−６において、ＲＡＭｌ０６上のデ
ータ転送用のアドレス領域Ｘ１〜ＸＮにｉｏをセントし
ておく。これは、ステップ１５−３でのデータ転送処理
に対応する準備処理であり、前述の第５Ａ図のステップ
５−２′での処理と同じである。

加えて、ステップ１５−７において、インタラブドタイ
マ処理を行う。これは、前述の第５Ａ図のステップ５−
１１での処理と同じである。

以上の処理の後に、第１４図のメインフローに戻る。

第１５Ｂ図は、ＭＣＰＵインクラブド処理ルーチンの第
２の実施例のフローを示す。

第１５Ａ図のフローと異なる点は、ステップ１５−３′
のデータ転送処理及びステップ１５−６′の処理である
。

すなわち、ステップ１５−３’でのデータ転送処理は、
前述の第５Ｅ図のフローと同じフローで示される処理で
ある。ここでは、前述したように、データ転送に必要の
ないＲＡＭ１０６上のアドレス領域には、ＲＡＭ２０６
上のあり得ないアドレスを指定するアドレスデータを格
納しておき、このデータが５ＣＰＵ２０に転送されても
、５ＣＰ０２０がＲＡＭ２０６への書き込みを行わない
ように制御を行うことにより、単純な制御で、ＭＣＰＵ
ＩＯのＲＡＭ１０６から５ＣＰＵ２０のＲＡＭ２０６へ
必要なデータのみを適切に転送できる。

ステップ１５−６′では、ＲＡＭ１０６上のデータ転送
用のアドレス領域Ｘ１〜ＸＮに値”ＦＦＦＦ”をセット
しておく。これは、ステップ１５−３’でのデータ転送
処理に対応する準備処理であり、前述の第５Ｄ図のステ
ップ５−２“での処理と同じである。

次に、５ＣＰＵ２０は、ＭＣＰＵＩＯからの動作開始信
号を受けて、動作を開始する。第１６図はこの５ＣＰＵ
２０の動作を示すフローチャートである。まず、１６−
１において、ＭＣＰＵＩＯから転送されたデータに基づ
き楽音信号データを生成してＤＡＣ１００に出力する。

これは例えば第６図及び第９図のフローチャートを合わ
せた処理がなされる。そしてこのあと、１６−２におい
て、ＭＣＰＵＩＯに動作終了信号Ｂを送出する。

ＭＣＰＵＩＯはこの信号Ｂを受けて信号Ａを停止させ、
５ＣＰＵ２０の動作を停止させる。

第１７図は、この変形例の動作の流れを示すタイムチャ
ートである。この図かられかるように、ＭＣＰＵＩＯは
、インタラブド信号ｒＮＴ発生によってインタラブドフ
ローを実行し、その動作中において５ＣＰＵ２０にデー
タを転送するとともに動作開始を指示する。５ＣＰＵ２
０は、この動作開始指示により動作を開始し、楽音デー
タを生成し、ＤＡＣＬ　ＯＯにデータを送出する。ＤＡ
Ｃｌｏｏは、この５ＣＰＵ２０からの楽音生成データを
その後のインタラブド信号発生時にＤ／Ａ変換して出力
するように構成されている。なお、この変形例ではＭＣ
ＰＵＩＯのインタラブド処理ルーチンにおいてＭ　ＣＰ
　ｔＪ　１０からＳＣＰ［Ｊ２０にデータを全て転送し
ていたが、前述の実施例のような５ＣＰＵ２０が動作し
ていない間にＭＣＰＵｌｏのメインフロー動作期間にデ
ータを転送してもよい。

このように、この変形例においては、ＭＣＰＵｌＯでは
全体の制御処理を、５ＣＰＵ２０では音源の処理を、と
いうように分割して実行している。

このため、今までハードウェアで構成されていた音源を
１つのＣＰＵで構成しているため、音源の特性の変更は
非常に容易となり、また他の楽器の音源用として用いる
場合でも、ハード的な構成を変更することなく容易にで
きる。また、ここにおいては５ＣＰＵ２０は１個のみ用
いているが、複数の音源処理用として５ＣＰＵ２０を複
数個設けることが可能であることは言うまでもない。

〔発明の効果〕

本発明によれば、複数のＣＰＵが各々のプログラムに従
って夫々動作して楽音信号の生成処理の各部を分担して
行うので従来のような専用構造の音源回路ハードウェア
に較ることなく音源としての能力の高い電子楽器用処理
装置を提供することができる。また、装置の機能の追加
、変更は基本的に各ＣＰＵで実行するプログラムを変更
することによって達成し得、大幅なハードウェア回路の
変更を必要としない。特に、本発明によれば、各ＣＰｔ
Ｊが処理する内容が目的に応じて変化することにより、
任意のＣＰｔＪから他のＣＰｔＪに転送されるべき転送
データの数が変化しても、簡単な制御で効率的なデータ
転送を行うことが可能となる。

すなわち、本発明の第１の態様によれば、転送元ＣＰＵ
のデータ転送制御手段が転送データ記憶手段から転送デ
ータを読み出す場合に、無効データが読み出された場合
には、転送先ＣＰＵに書込信号を出力しないように制御
することにより、転送データ数が変化しても、単純な制
御で、転送元ＣＰＵから転送先ＣＰＵへ必要なデータの
みを適切に転送することが可能となる。

また、本発明の第２の態様によれば、データ転送に必要
のない転送データ記憶手段上の領域には転送先ＣＰＵ上
の無効アドレスを指定するアドレスデータを格納してお
くことにより、転送先ＣＰＵでは、同ＣＰＵ上のＲＡＭ
等の無効なアドレスデータが転送されてきた場合には、
それに対応して転送されてきた転送データを取り込まな
いため、転送データ数が変化しても、単純な制御で、転
送元ＣＰＵから転送先ＣＰＵへ必要なデータのみを適切
に転送することが可能となる。

【図面の簡単な説明】

第１図は、本発明を適用した電子楽器用処理装置の全体
構成図、 第２図は、第１図のＭＣＰＵのブロック図、第３図は、
第１図の５ＣＰＵのブロック図、第４図は、ＭＣＰＵの
実行するメインプログラムのフローチャート、 第５Ａ図は、Ｍ　ＣＰ　ｔＪの実行するインタラブド処
理ルーチンの第１の実施例のフローチャート、第５Ｂ図
は、データ転送処理の第１の実施例のフローチャート、 第５Ｃ図は、ＭＣＰＵの実行するインタラブド処理ルー
チンの第１の実施例における動作タイミングチャートの
一例を示した図、 第５Ｄ図は、ＭＣＰｔＪの実行するインタラブド処理ル
ーチンの第２の実施例のフローチャート、第５Ｅ図は、
データ転送処理の第２の実施例のフローチャート、 第５Ｆ図は、ＭＣＰＵの実行するインタラブド処理ルー
チンの第２の実施例における動作タイミングチャートの
一例を示した図、 第６図は、第５Ａ図又は第５Ｄ図のチャンネル毎音源処
理の詳細なフローチャート、 第７図は、ＭＣＰＵの音源処理用ＲＡＭテーブルを示す
図、 第８図は、５ＣＰＵの実行するインタラブド処理ルーチ
ンのフローチャート、 第９図は、第８図のチャンネル毎音源処理の詳細なフロ
ーチャート、 第１０図は、波形データを示す図、 第１１図は、５ＣＰＵの音源処理用ＲＡＭテーブルを示
す図、 第１２図は、ＤＡＣの構成図、 第１３図は、時間経過に沿う実施例の動作を示すタイム
チャート、 第１４図は、本発明の変形例におけるＭＣＰＵのメイン
ルーチンのフローチャート、 第１５Ａ図は、変形例におけるＭＣＰＵのインタラブド
処理ルーチンの第１の実施例のフローチャート、 第１５Ｂ図は、変形例におけるＭＣＰＵのインタラブド
処理ルーチンの第２の実施例のフローチャート、 第１６図は、変形例における５ＣＰＵのインタラブド処
理ルーチンのフローチャート、第１７図は、時間経過に
沿う変形例の動作を示すタイムチャート、 第１８図は、変形例における５ＣＰＵの音源処理用ＲＡ
Ｍテーブルを示す図である。 １０・・・ＭＣＰＵ　（メインＣＰＵ）、２０・・・５
ＣＰＵ　（サブＣＰＵ）、１０２・・・制御用ＲＯＭ　
（ＭＣＰＵプログラム記憶手段）、 １０６・・・ＲＡＭ　（ＭＣＰＵデータ記憶手段）、１
０８・・・ＡＬＵ部（ＭＣＰＵ演算処理回路手段）、 １１０・・・乗算器（ＭＣＰＵ演算処理回路手段）、１
１２・・・オペレーション制御回路（ＭＣＰＵオペレー
ション制御回路手段）、 １１４・・・ＲＯＭアドレス制御部（ＭＣＰＵアドレス
制御回路手段）、 ２０２・・・制御用ＲＯＭ　（ＳＣＰＵプログラム記憶
手段）、 ２０６・・・ＲＡＭ　（ＳＣＰＵデータ記憶手段）、２
０８・・・ＡＬＵ部（ＳＣＰＵ演算処理回路手段）、 ２１０・・・乗算器（ＳＣＰＵ演算処理回路手段）、２
１２・・・オペレーション制御回路（ｓｃｐｕオペレー
ション制御回路手段）、 ２１４・・・ＲＯＭアドレス制御部（ＳＣＰＵアドレス
制御回路手段）。 ＭＣＰＵ＃　ＴＫｉａ６１イシアｏ′７’ｊＬ、６７０
−ナや−［第４図 第５Ａ図 データ転霞幻Ｊ里の鱈１の賞施伊Ｊのフロー科−ト第５
Ｂ図 データ転送処Ｊ里の第２の突施伊ｊのフローチャート第
５Ｅ図 第５Ｄ図 ＤＡＣの構バ開 第１２図 注・信相の変形佇ｊ１こｘ＋ｒｂＭｃｐｕの／イシ几寸
シの７０−ナヤート 第１４ 図 変形仔・）ｔ：ｈ＋ブろＭＣＰＬＩのインタラブド処理
上〜すＸの稟１の実施グク・１のフローｆキード 第１５Ａ図 第２内実流榛ｊのフロ チャート 第１５Ｂ図

Claims (1)

1. 【特許請求の範囲】 １）各ＣＰＵが各々のプログラムで動作するように構成
   した複数のＣＰＵを有し、前記複数のＣＰＵが前記各プ
   ログラムに従って各々楽音信号の生成処理の各部を分担
   して実行する手段を含む電子楽器用処理装置において、
   書込信号に従って転送元ＣＰＵから転送先ＣＰＵにデー
   タを転送するデータ転送装置であって、 転送元ＣＰＵ内に、 最大転送データ数に対応する数の転送データを保持し得
   る転送データ記憶手段と、 データ転送に先立って、前記転送データ記憶手段に転送
   すべきデータを設定し、該転送データ記憶手段上の記憶
   領域のうち転送を行う必要のない領域には所定の無効デ
   ータを設定する転送データ設定手段と、 前記転送データ記憶手段から前記最大転送データ数に対
   応する数のデータを読み出し、それにより前記所定の無
   効データが読み出された場合には転送先ＣＰＵに書込信
   号を出力せず、それ以外のデータが読み出された場合に
   は該データを書込信号と共に転送先ＣＰＵに出力するデ
   ータ転送制御手段と、 前記最大転送データ数のデータの転送終了以後に、転送
   先ＣＰＵに転送終了を通知する通知手段と、 を有することを特徴とする電子楽器用処理装置における
   データ転送装置。 ２）各ＣＰＵが各々のプログラムで動作するように構成
   した複数のＣＰＵを有し、前記複数のＣＰＵが前記各プ
   ログラムに従って各々楽音信号の生成処理の各部を分担
   して実行する手段を含む電子楽器用処理装置において、
   転送元ＣＰＵから転送先ＣＰＵにアドレスデータと共に
   データを転送するデータ転送装置であって、 転送元ＣＰＵ内に、 最大転送データ数に対応する数の転送データとそれに対
   応するアドレスデータを保持し得る転送データ記憶手段
   と、 データ転送に先立って、前記転送データ記憶手段に転送
   すべきデータとそれに対応するアドレスデータを設定し
   、該転送データ記憶手段上の記憶領域のうち転送を行う
   必要のない領域には転送先ＣＰＵ上の無効アドレスを指
   定するアドレスデータを設定する転送データ設定手段と
   、 前記転送データ記憶手段から前記最大転送データ数に対
   応する数のデータを読み出して前記転送先ＣＰＵに出力
   するデータ転送制御手段と、前記最大転送データ数のデ
   ータの転送終了以後に、転送先ＣＰＵに転送終了を通知
   する通知手段と、 を有することを特徴とする電子楽器用処理装置における
   データ転送装置。 ３）前記通知手段が行う前記転送先ＣＰＵへの転送終了
   の通知は、該転送先ＣＰＵに対して処理開始を指示する
   処理開始信号であることを特徴とする請求項１又は２の
   いずれか１項に記載の電子楽器用処理装置におけるデー
   タ転送装置。