JPH0414133A - 演算装置 - Google Patents
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- JPH0414133A JPH0414133A JP2118409A JP11840990A JPH0414133A JP H0414133 A JPH0414133 A JP H0414133A JP 2118409 A JP2118409 A JP 2118409A JP 11840990 A JP11840990 A JP 11840990A JP H0414133 A JPH0414133 A JP H0414133A
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- Japan
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- bit
- carry
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
演算装置に係り、詳しくはビットフィールド処理を中心
とする演算装置に関し、 ■ワード長に納められた複数のビットフィールドに対し
て演算セルを並列に動作させて処理することができ、処
理の高速化を図ることができる演算装置を提供すること
を目的とし、 制御情報に基づいてデータの割り当てられた各ビットの
演算処理を行う複数の演算セルと、前記各演算セルをそ
れぞれ制御する複数の異なる制御情報を記憶するセル制
御情報記憶手段とにより構成された演算装置であって、
前記各演算セルは制御情報に基づいて下位演算セルのキ
ャリー出力、論理零又は論理壱の中から１つをキャリー
入力として選択するキャリー選択部と、同じく制御情報
に従い前記キャリー選択部にて選択されたキャリー入力
と２つのデータビットとの間における論理演算又は加減
算を行い、その演算結果及びキャリーを出力する演算部
とを設けた。
とする演算装置に関し、 ■ワード長に納められた複数のビットフィールドに対し
て演算セルを並列に動作させて処理することができ、処
理の高速化を図ることができる演算装置を提供すること
を目的とし、 制御情報に基づいてデータの割り当てられた各ビットの
演算処理を行う複数の演算セルと、前記各演算セルをそ
れぞれ制御する複数の異なる制御情報を記憶するセル制
御情報記憶手段とにより構成された演算装置であって、
前記各演算セルは制御情報に基づいて下位演算セルのキ
ャリー出力、論理零又は論理壱の中から１つをキャリー
入力として選択するキャリー選択部と、同じく制御情報
に従い前記キャリー選択部にて選択されたキャリー入力
と２つのデータビットとの間における論理演算又は加減
算を行い、その演算結果及びキャリーを出力する演算部
とを設けた。
又、ビット幅の検出範囲を記憶するビット分割情報記憶
手段と、前記各演算セルより出力されるビット毎の演算
結果及びキャリーと、前記ビット分割情報記憶手段の分
割情報に基づいて各検出範囲におけるフラグの検出を行
うフラグ検出回路とを設けた。
手段と、前記各演算セルより出力されるビット毎の演算
結果及びキャリーと、前記ビット分割情報記憶手段の分
割情報に基づいて各検出範囲におけるフラグの検出を行
うフラグ検出回路とを設けた。
［産業上の利用分野コ
本発明は演算装置に係り、詳しくはビットフィールド処
理を中心とする演算装置に関するものである。
理を中心とする演算装置に関するものである。
近年の計算機で取り扱うワードピット幅の増大及びシミ
ュレーション業務の増大に伴い、高速にビットフィール
ドが処理できる演算装置が要求されている。
ュレーション業務の増大に伴い、高速にビットフィール
ドが処理できる演算装置が要求されている。
口従来の技術〕
従来の演算装置において、第８図［ａ）に示すようにワ
ード長がｎビット（例えば３２ビツト）のデータＤ中に
、例えば１２番目〜１６番目の５ビット幅よりなる一連
のビットフィールドＢＦがある場合、このビットフィー
ルドＢＦの処理は、まず、第８図（ｂ）に示すようにビ
ットフィールドＢＦを切り出し、１番目〜１１番目及び
１７番目〜ｎ番目までのビットを０にした後、算術論理
演算装置（Ａｒｉｔｈｍａｔｉｃ Ｌｏｇｉｃ Ｕｎｉ
ｔ ）の各演算セルに対して全て同一の制御情報を与え
て第８図（ｂ）に示すようにｎビット全体にわたって論
理演算又は加減算等を行わせ、この後、第８図（ａ）に
示すデータＤ中にそのビットフィールドＢＦを挿入する
という処理群によって実行されてきた。
ード長がｎビット（例えば３２ビツト）のデータＤ中に
、例えば１２番目〜１６番目の５ビット幅よりなる一連
のビットフィールドＢＦがある場合、このビットフィー
ルドＢＦの処理は、まず、第８図（ｂ）に示すようにビ
ットフィールドＢＦを切り出し、１番目〜１１番目及び
１７番目〜ｎ番目までのビットを０にした後、算術論理
演算装置（Ａｒｉｔｈｍａｔｉｃ Ｌｏｇｉｃ Ｕｎｉ
ｔ ）の各演算セルに対して全て同一の制御情報を与え
て第８図（ｂ）に示すようにｎビット全体にわたって論
理演算又は加減算等を行わせ、この後、第８図（ａ）に
示すデータＤ中にそのビットフィールドＢＦを挿入する
という処理群によって実行されてきた。
［発明が解決しようとする課題］
しかしながら、これらの処理群は実行に時間がかかり、
特にシミュレータ処理等では、ワード長の中に複数のビ
ットフィールドを格納したようなデータ構造の多数のワ
ードを処理することとなるため、その実行時間の累積は
膨大なものとなり、処理の高速化を妨げる要因となって
いた。
特にシミュレータ処理等では、ワード長の中に複数のビ
ットフィールドを格納したようなデータ構造の多数のワ
ードを処理することとなるため、その実行時間の累積は
膨大なものとなり、処理の高速化を妨げる要因となって
いた。
本発明は上記問題点を解決するためになされたものであ
って、■ワード長に納められた複数のビットフィールド
に対して演算セルを並列に動作させて処理することがで
き、処理の高速化を図ることができる演算装置を提供す
ることを目的とする。
って、■ワード長に納められた複数のビットフィールド
に対して演算セルを並列に動作させて処理することがで
き、処理の高速化を図ることができる演算装置を提供す
ることを目的とする。
［課題を解決するための手段］
第１図は第１発明を含んだ第２発明の原理説明図である
。
。
複数の演算セル１は制御情報に基づいてデータの割り当
てられた各ビットの演算処理を行うものである。セル制
御情報記憶手段２は各演算セル１をそれぞれ制御する複
数の異なる制御情報を記憶するものであり、例えば、ｎ
個の演算セル１のそれぞれに対して各ｍビットの制御情
報を、ｍｘｎの記憶として蓄える。
てられた各ビットの演算処理を行うものである。セル制
御情報記憶手段２は各演算セル１をそれぞれ制御する複
数の異なる制御情報を記憶するものであり、例えば、ｎ
個の演算セル１のそれぞれに対して各ｍビットの制御情
報を、ｍｘｎの記憶として蓄える。
そして、各演算セル■はキャリー選択部３と演算部４と
からなり、キャリー選択部３は例えば、ｍビットの制御
信号を受け、下位演算セル１のキャリー出力、論理零又
は論理壱の中の１つをキャリー入力として選択するもの
である。同じく演算部４はｍビットの制御信号を受け、
キャリー選択部３にて選択されたキャリー入力と２つの
データビットとの間における論理演算又は加減算を行い
、その演算結果及びキャリーを出力するものである。
からなり、キャリー選択部３は例えば、ｍビットの制御
信号を受け、下位演算セル１のキャリー出力、論理零又
は論理壱の中の１つをキャリー入力として選択するもの
である。同じく演算部４はｍビットの制御信号を受け、
キャリー選択部３にて選択されたキャリー入力と２つの
データビットとの間における論理演算又は加減算を行い
、その演算結果及びキャリーを出力するものである。
そして、各演算セル１の処理が加減算である場合に、下
位演算セルのキャリーを選択すると一連のビットフィー
ルドとして動作することになる。
位演算セルのキャリーを選択すると一連のビットフィー
ルドとして動作することになる。
又、ビット分割情報記憶手段５はワード中のビット幅の
検出範囲を記憶しているものである。フラグ検出回路６
は各演算セルｌより出力されるビット毎の演算結果及び
キャリーと、ビット分割情報記憶手段５の分割情報に基
づいて各検出範囲におけるフラグの検出を行うものであ
る。
検出範囲を記憶しているものである。フラグ検出回路６
は各演算セルｌより出力されるビット毎の演算結果及び
キャリーと、ビット分割情報記憶手段５の分割情報に基
づいて各検出範囲におけるフラグの検出を行うものであ
る。
［作用］
各演算セル１のそれぞれに対して異なる制御情報を与え
るようにしているので、各演算セル１ではビット毎に異
なる動作が可能、即ち、複数のビットフィールド処理が
並行して実行できるようになる。又、キャリー選択部３
により制御情報に基づいて下位演算セル１のキャリー出
力、論理零又は論理壱の中の１つがキャリー入力として
選択されるので、下位演算セル１のキャリー出力を選択
するか否かでビットフィールドの連結範囲を変化させる
ことができる。
るようにしているので、各演算セル１ではビット毎に異
なる動作が可能、即ち、複数のビットフィールド処理が
並行して実行できるようになる。又、キャリー選択部３
により制御情報に基づいて下位演算セル１のキャリー出
力、論理零又は論理壱の中の１つがキャリー入力として
選択されるので、下位演算セル１のキャリー出力を選択
するか否かでビットフィールドの連結範囲を変化させる
ことができる。
又、フラグ検出回路６は、各演算セル１より出力される
ビット毎の演算結果及びキャリーと、ビット分割情報記
憶手段５の分割情報に基づいて各検出範囲におけるフラ
グの検出を行うようにしているので、数値のビットフィ
ールドにおけるフラグ検出が容易となる。
ビット毎の演算結果及びキャリーと、ビット分割情報記
憶手段５の分割情報に基づいて各検出範囲におけるフラ
グの検出を行うようにしているので、数値のビットフィ
ールドにおけるフラグ検出が容易となる。
［実施例］
以下、本発明を具体化した一実施例を第２〜７図に従っ
て説明する。
て説明する。
尚、第１図で示したものと同一のものは同じ符号を付し
て説明を一部省略する。
て説明を一部省略する。
第２図は本発明を演算処理プロセッサ１０、例えばマイ
クロプロセッサに具体化した一実施例を示す。同プロセ
ッサ１０は第１及び第２のメモリ１１．１２を備え、第
１のメモリ１１には外部より制御情報信号及びビット分
割情報信号が入力されている。同メモリ１１にはＡＬＵ
（演算）セル制御情報記憶部２及びビット分割情報記
憶部５が接続されており、制御回路１３による転送制御
によりＡＬＵセル制御情報記憶部２に対して制御情報信
号が転送され、ビット分割情報記憶部５に対してビット
分割情報信号が転送される。前記第２のメモリ１２には
外部より論理演算及び加減算等で用いられるデータが記
憶されていて、同メモリＩ２のデータは前記制御回路１
３による転送制御により、第３図に示すように各ＡＬＵ
セルＩに対しデータＸｉ、Ｙｉの１ビツトずつが転送さ
れる。
クロプロセッサに具体化した一実施例を示す。同プロセ
ッサ１０は第１及び第２のメモリ１１．１２を備え、第
１のメモリ１１には外部より制御情報信号及びビット分
割情報信号が入力されている。同メモリ１１にはＡＬＵ
（演算）セル制御情報記憶部２及びビット分割情報記
憶部５が接続されており、制御回路１３による転送制御
によりＡＬＵセル制御情報記憶部２に対して制御情報信
号が転送され、ビット分割情報記憶部５に対してビット
分割情報信号が転送される。前記第２のメモリ１２には
外部より論理演算及び加減算等で用いられるデータが記
憶されていて、同メモリＩ２のデータは前記制御回路１
３による転送制御により、第３図に示すように各ＡＬＵ
セルＩに対しデータＸｉ、Ｙｉの１ビツトずつが転送さ
れる。
第３図に示すように、ＡＬＵセル制御情報記憶部２はｍ
ｘｎ個のメモリセルを備えて構成されており、ｎ個のＡ
ＬＵセル１に対してそれぞれｍビット（本実施例では７
ビツト）の制御情報信号Ｃ６〜ＣＯを与えるようになっ
ている。例えば、第３図に示すように、ビット「０」に
は第５図の動作説明図から分かるように、ＸａｎｄＹが
、ビットｒｌＪにはｎｏｔ（Ｙ）が、ビット「２Ｊ〜ｒ
ｎ−ＩＪにはＸ−Ｙの処理を示す制御情報信号が入力さ
れている。
ｘｎ個のメモリセルを備えて構成されており、ｎ個のＡ
ＬＵセル１に対してそれぞれｍビット（本実施例では７
ビツト）の制御情報信号Ｃ６〜ＣＯを与えるようになっ
ている。例えば、第３図に示すように、ビット「０」に
は第５図の動作説明図から分かるように、ＸａｎｄＹが
、ビットｒｌＪにはｎｏｔ（Ｙ）が、ビット「２Ｊ〜ｒ
ｎ−ＩＪにはＸ−Ｙの処理を示す制御情報信号が入力さ
れている。
第４図は前記ＡＬＵセル１の構成を示す論理回路図であ
る。第４図について説明すると、データＸｉ、Ｙｉと制
御情報信号Ｃｏ−Ｃ５のいずれか１つを入力とする３入
力ＡＮＤ回路２０〜２３と、ＯＲ回路２４とで論理生成
部２５が構成されている。
る。第４図について説明すると、データＸｉ、Ｙｉと制
御情報信号Ｃｏ−Ｃ５のいずれか１つを入力とする３入
力ＡＮＤ回路２０〜２３と、ＯＲ回路２４とで論理生成
部２５が構成されている。
又、制御情報信号Ｃ５，Ｃ４を入力するＡＮＤ回路２６
、制御情報信号Ｃ５，Ｃ４及び下位ＡＬＵセルからのキ
ャリーＣｉｎを入力とするＡＮＤ回路２７及びＯＲ回路
２８とでキャリー選択部３か構成されている。同キャリ
ー選択部３はキャリーＣｉｎ、論理零又は論理壱の中の
１つをキャリー入力として選択するようになっている。
、制御情報信号Ｃ５，Ｃ４及び下位ＡＬＵセルからのキ
ャリーＣｉｎを入力とするＡＮＤ回路２７及びＯＲ回路
２８とでキャリー選択部３か構成されている。同キャリ
ー選択部３はキャリーＣｉｎ、論理零又は論理壱の中の
１つをキャリー入力として選択するようになっている。
例えば、制御情報信号Ｃ５，Ｃ４がｒｌ」、ｒ（Ｎの場
合に論理零をキャリー入力として選択し、制御情報信号
Ｃ５，Ｃ，４がｒｌ」、ｒｌ」の場合に論理壱をキャリ
ー入力として選択する。又、制御情報信号Ｃ５，Ｃ４が
ｒｏｂ、 ｒｌＪの場合にキャリーＣｉｎをキャリー
入力として選択する。そして、キャリーＣｉｎ、即ち、
下位演算セルｌのキャリー出力をキャリー入力として選
択するが否かでビットフィールドの連結範囲を変化させ
ることができる。
合に論理零をキャリー入力として選択し、制御情報信号
Ｃ５，Ｃ，４がｒｌ」、ｒｌ」の場合に論理壱をキャリ
ー入力として選択する。又、制御情報信号Ｃ５，Ｃ４が
ｒｏｂ、 ｒｌＪの場合にキャリーＣｉｎをキャリー
入力として選択する。そして、キャリーＣｉｎ、即ち、
下位演算セルｌのキャリー出力をキャリー入力として選
択するが否かでビットフィールドの連結範囲を変化させ
ることができる。
又、キャリー選択部３の出力とデータＹｉを入力とする
ＡＮＤ回路３０、キャリー選択部３の出力と制御情報信
号Ｃ５及びデータＸｉを入力とするＥｘ（エクスクル−
シブ）ＯＲ回路３４の出力を入力とするＡＮＤ回路３Ｌ
ＥｘＯＲ回路３４の出力とデータＹｉを入力とするＡ
ＮＤ回路３２、及びＯＲ回路３３によりキャリー生成部
２９が構成され、生成されたキャリーＣｏは上位ＡＬＵ
セルｌ及び前記フラグ検出回路６に出力されている。
ＡＮＤ回路３０、キャリー選択部３の出力と制御情報信
号Ｃ５及びデータＸｉを入力とするＥｘ（エクスクル−
シブ）ＯＲ回路３４の出力を入力とするＡＮＤ回路３Ｌ
ＥｘＯＲ回路３４の出力とデータＹｉを入力とするＡ
ＮＤ回路３２、及びＯＲ回路３３によりキャリー生成部
２９が構成され、生成されたキャリーＣｏは上位ＡＬＵ
セルｌ及び前記フラグ検出回路６に出力されている。
さらに、前記論理生成部２５及び前記キャリー選択部３
の出力信号を２つの入力とするＥｘＯＲ３５により演算
結果が生成され、前記フラグ検出回路６に出力されてい
る。
の出力信号を２つの入力とするＥｘＯＲ３５により演算
結果が生成され、前記フラグ検出回路６に出力されてい
る。
前記ビット分割情報記憶部５はワードのビット数分の記
憶領域を備えて構成されており、第６図にワード長を４
ビツトとした場合のビット分割情報記憶部５を示す。こ
のビット分割情報記憶部５にはワード中のビット幅の検
出範囲、即ち、ビットフィールド範囲を「１」を書き込
むことにより指示するようになっている。
憶領域を備えて構成されており、第６図にワード長を４
ビツトとした場合のビット分割情報記憶部５を示す。こ
のビット分割情報記憶部５にはワード中のビット幅の検
出範囲、即ち、ビットフィールド範囲を「１」を書き込
むことにより指示するようになっている。
第７図にフラグ検出回路６の詳細を示す。このフラグ検
出回路６は前記ビット分割情報記憶部５と同様にワード
長を４ビツトとした場合のものである。４つの先行壱検
出セル３６は分割情報バスＢ１の４本の信号線に対して
それぞれ接続され、各先行壱検出セル３６は前記対応す
る信号線の信号をそれぞれ一方の入力とするＡＮＤ回路
３７とＯＲ回路３８とで構成されている。最上位（第７
図において左端）の先行壱検出セル３６のＡＮＤ回路３
７とＯＲ回路３８の他方の入力端子には「０」が入力さ
れ、ＯＲ回路３８の出力が順次下位の先行壱検出セルに
入力されている。
出回路６は前記ビット分割情報記憶部５と同様にワード
長を４ビツトとした場合のものである。４つの先行壱検
出セル３６は分割情報バスＢ１の４本の信号線に対して
それぞれ接続され、各先行壱検出セル３６は前記対応す
る信号線の信号をそれぞれ一方の入力とするＡＮＤ回路
３７とＯＲ回路３８とで構成されている。最上位（第７
図において左端）の先行壱検出セル３６のＡＮＤ回路３
７とＯＲ回路３８の他方の入力端子には「０」が入力さ
れ、ＯＲ回路３８の出力が順次下位の先行壱検出セルに
入力されている。
符号フラグ検出部３９は４つのＡＮＤ回路４０Ａ〜４０
Ｄと、これらの出力信号を入力とするＯＲ回路４１とで
構成され、各ＡＮＤ回路４０Ａ〜４０Ｄは先行壱情報バ
スＢ４の対応する信号線の信号を一方の入力とし、前記
各ＡＬＵセル１から延びるデータ情報バスＢ２の対応す
る信号線の信号を他方の入力としている。
Ｄと、これらの出力信号を入力とするＯＲ回路４１とで
構成され、各ＡＮＤ回路４０Ａ〜４０Ｄは先行壱情報バ
スＢ４の対応する信号線の信号を一方の入力とし、前記
各ＡＬＵセル１から延びるデータ情報バスＢ２の対応す
る信号線の信号を他方の入力としている。
キャリーフラグ検出部４２は４つのＡＮＤ回路４３Ａ〜
４３Ｄと、これらの出力信号を入力とするＯＲ回路４４
とで構成され、各ＡＮＤ回路４３Ａ〜４３Ｄは先行壱情
報バスＢ４の対応する信号線の信号を一方の入力とし、
前記各ＡＬＵセル１がら延びるキャリー情報バスＢ３の
対応する信号線の信号を他方の入力としている。
４３Ｄと、これらの出力信号を入力とするＯＲ回路４４
とで構成され、各ＡＮＤ回路４３Ａ〜４３Ｄは先行壱情
報バスＢ４の対応する信号線の信号を一方の入力とし、
前記各ＡＬＵセル１がら延びるキャリー情報バスＢ３の
対応する信号線の信号を他方の入力としている。
さらに、零フラグ検出部４５は４つのＡＮＤ回路４６Ａ
〜４６Ｄと、これらの出力信号を入力とするＮＯＲ回路
４７とで構成され、各ＡＮＤ回路４６Ａ〜４６Ｄは前記
分割情報バスＢｌの対応する信号線の信号を一方の入力
とし、前記データ情報バスＢ２の対応する信号線の信号
を他方の入力としている。
〜４６Ｄと、これらの出力信号を入力とするＮＯＲ回路
４７とで構成され、各ＡＮＤ回路４６Ａ〜４６Ｄは前記
分割情報バスＢｌの対応する信号線の信号を一方の入力
とし、前記データ情報バスＢ２の対応する信号線の信号
を他方の入力としている。
従って、例えば、分割情報が第６図に示すように「０１
１１」であると、先行壱検出情報は「０１００」となる
。又、データ情報を「１Ｏｏｏ」、キャリー情報をｒｏ
１１０Ｊとすると、符号フラグ検出部３９からの出力
は「０」、キャリーフラグ検出部４２からの出力は「ｌ
」、そして、零フラグ検出部４５からの出力は「１」と
なる。
１１」であると、先行壱検出情報は「０１００」となる
。又、データ情報を「１Ｏｏｏ」、キャリー情報をｒｏ
１１０Ｊとすると、符号フラグ検出部３９からの出力
は「０」、キャリーフラグ検出部４２からの出力は「ｌ
」、そして、零フラグ検出部４５からの出力は「１」と
なる。
このように、本実施例ではＡＬＵセル制御情報記憶部２
はｍｘｎ個のメモリセルを備えて構成し、ｎ個のＡＬＵ
セルｌに対してそれぞれｍビットの制御情報信号Ｃ６〜
ＣＯを与え、各演算セル１のそれぞれに対して異なる制
御情報を与えるようにしているので、従来のようなビッ
トフィールドに対する切出し操作をなくして各ＡＬＵセ
ル１でビット毎に異なる動作が可能、即ち、複数のビッ
トフィールド処理を並行して実行できる。従って、シミ
ュレーション用の計算機等の性能向上を図ることができ
る。
はｍｘｎ個のメモリセルを備えて構成し、ｎ個のＡＬＵ
セルｌに対してそれぞれｍビットの制御情報信号Ｃ６〜
ＣＯを与え、各演算セル１のそれぞれに対して異なる制
御情報を与えるようにしているので、従来のようなビッ
トフィールドに対する切出し操作をなくして各ＡＬＵセ
ル１でビット毎に異なる動作が可能、即ち、複数のビッ
トフィールド処理を並行して実行できる。従って、シミ
ュレーション用の計算機等の性能向上を図ることができ
る。
又、キャリー選択部３により制御情報に基づいて下位演
算セルｌのキャリー出力、論理零又は論理壱の中の１つ
をキャリー入力として選択できるので、下位演算セルｌ
のキャリー出力を選択するか否かでビットフィールドの
連結範囲を変化させることができる。
算セルｌのキャリー出力、論理零又は論理壱の中の１つ
をキャリー入力として選択できるので、下位演算セルｌ
のキャリー出力を選択するか否かでビットフィールドの
連結範囲を変化させることができる。
さらに、フラグ検出回路６は、各ＡＬＵセル１より出力
されるビット毎の演算結果及びキャリーと、ビット分割
情報記憶手段５の分割情報に基づいて各検出範囲におけ
るフラグの検出を行うようにしているので、数値のビッ
トフィールドにおけるフラグ検出を容易に行うことがで
きる。
されるビット毎の演算結果及びキャリーと、ビット分割
情報記憶手段５の分割情報に基づいて各検出範囲におけ
るフラグの検出を行うようにしているので、数値のビッ
トフィールドにおけるフラグ検出を容易に行うことがで
きる。
尚、本実施例ではＡＬＵセル制御情報記憶部２に対して
制御情報信号のセットを行う際に、ｍビット入力でｎ回
のアクセスを行うようにしたが、ビット分割制御情報記
憶部５の内容に従い、同じビットフィールドの演算を行
うＡＬＵセルｌに対応するＡＬＵセル制御情報記憶部２
の記憶領域に対しては同じ制御コードを自動で割り当て
るように回路を構成してもよい。
制御情報信号のセットを行う際に、ｍビット入力でｎ回
のアクセスを行うようにしたが、ビット分割制御情報記
憶部５の内容に従い、同じビットフィールドの演算を行
うＡＬＵセルｌに対応するＡＬＵセル制御情報記憶部２
の記憶領域に対しては同じ制御コードを自動で割り当て
るように回路を構成してもよい。
［発明の効果］
以上詳述したように、本発明によれば１ワード長に納め
られた複数のビットフィールドに対して演算セルを並列
に動作させて処理することができ、処理の高速化を図る
ことができる優れた効果がある。
られた複数のビットフィールドに対して演算セルを並列
に動作させて処理することができ、処理の高速化を図る
ことができる優れた効果がある。
した一実施例を示す構成図、
第３図よＡＬＵセル制御情報記憶部の詳細図、第４図は
ＡＬＵセルの構成を示す論理回路図、第５図ｔＡＬＵセ
ルの論理動作説明図、第６図よビット分割情報記憶部を
示す図、第７図よフラグ検出回路を示す論理回路図、第
８図（ａ）、 （ｂ）は従来のビットフィールド処理の
説明図である。
ＡＬＵセルの構成を示す論理回路図、第５図ｔＡＬＵセ
ルの論理動作説明図、第６図よビット分割情報記憶部を
示す図、第７図よフラグ検出回路を示す論理回路図、第
８図（ａ）、 （ｂ）は従来のビットフィールド処理の
説明図である。
図において、
１ま演算セル、
２よセル制御情報記憶手段、
３よキャリー選択部、
４ま演算部、
５よビット分割情報記憶手段、
第１図は本発明の原理説明図、
第２図は本発明を演算処理プロセッサに具体化第
図
ＡＬＵセル制御情報記憶部の詳細同
第
図
ピＩ９ト分割情報記憶部を示す図
（ｂ）
Ｂヒ
Claims (1)
- 【特許請求の範囲】 １、制御情報に基づいてデータの割り当てられた各ビッ
トの演算処理を行う複数の演算セル（１）と、 前記各演算セル（１）をそれぞれ制御する複数の異なる
制御情報を記憶するセル制御情報記憶手段（２）と により構成された演算装置であって、 前記各演算セル（１）は 制御情報に基づいて下位演算セル（１）のキャリー出力
、論理零又は論理壱の中から１つをキャリー入力として
選択するキャリー選択部（３）と、同じく制御情報に従
い前記キャリー選択部（３）にて選択されたキャリー入
力と２つのデータビットとの間における論理演算又は加
減算を行い、その演算結果及びキャリーを出力する演算
部（４）と を備えたことを特徴とする演算装置。 ２、ビット幅の検出範囲を記憶するビット分割情報記憶
手段（５）と、 前記各演算セル（１）より出力されるビット毎の演算結
果及びキャリーと、前記ビット分割情報記憶手段（５）
の分割情報に基づいて各検出範囲におけるフラグの検出
を行うフラグ検出回路（６）と を備えたことを特徴とする請求項１に記載の演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118409A JPH0414133A (ja) | 1990-05-08 | 1990-05-08 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118409A JPH0414133A (ja) | 1990-05-08 | 1990-05-08 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0414133A true JPH0414133A (ja) | 1992-01-20 |
Family
ID=14735933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2118409A Pending JPH0414133A (ja) | 1990-05-08 | 1990-05-08 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0414133A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007231058A (ja) * | 2006-02-28 | 2007-09-13 | Jfe Steel Kk | 冶金用コークスの製造方法及び冶金用コークス製造用の撹拌型ミキサ |
-
1990
- 1990-05-08 JP JP2118409A patent/JPH0414133A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007231058A (ja) * | 2006-02-28 | 2007-09-13 | Jfe Steel Kk | 冶金用コークスの製造方法及び冶金用コークス製造用の撹拌型ミキサ |
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