JPH04141743A - プロセッサ障害検出方式 - Google Patents
プロセッサ障害検出方式Info
- Publication number
- JPH04141743A JPH04141743A JP2264847A JP26484790A JPH04141743A JP H04141743 A JPH04141743 A JP H04141743A JP 2264847 A JP2264847 A JP 2264847A JP 26484790 A JP26484790 A JP 26484790A JP H04141743 A JPH04141743 A JP H04141743A
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- Japan
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- processor
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- data bus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はプロセッサ障害検出方式に係り、詳しくは、複
数のプロセッサに同一の処理を実行させることにより、
複数のプロセッサの内の一台が故障しても処理の続行可
能な高信頼度な計算機システムにおける障害プロセッサ
の検出方式に関する。
数のプロセッサに同一の処理を実行させることにより、
複数のプロセッサの内の一台が故障しても処理の続行可
能な高信頼度な計算機システムにおける障害プロセッサ
の検出方式に関する。
従来より高信頼度な計算機システムとして、同期運転さ
せた２台のプロセッサ（ペア）を２重化して予備機（ス
ペア）を備えた計４台のプロセッサにより構成されたペ
ア・スペア計算機システムが、障害発生の迅速な検出、
処理の無中断での続行が可能なシステムとして広く用い
られている。
せた２台のプロセッサ（ペア）を２重化して予備機（ス
ペア）を備えた計４台のプロセッサにより構成されたペ
ア・スペア計算機システムが、障害発生の迅速な検出、
処理の無中断での続行が可能なシステムとして広く用い
られている。
第４図にペア・スペア計算機システムの従来構成を示す
。第４図はプロセッサをマイクロプロセッサＭＰとした
場合の例で、ＣＰｔ、’装置（プロセッサ装置）１はペ
アとなる２個のマイクロプロセッサＭＰ−１１、ＭＰ１
２を基本構成とし、同様にＣＰＵ装置２はペアとなる２
個のマイクロプロセッサＭＰ２１、ＭＰ２２を基本構成
とし、さらにＣＰｔＪ装置１とｃｐｖ＊置２装互いに予
備機（スペア）となる。
。第４図はプロセッサをマイクロプロセッサＭＰとした
場合の例で、ＣＰｔ、’装置（プロセッサ装置）１はペ
アとなる２個のマイクロプロセッサＭＰ−１１、ＭＰ１
２を基本構成とし、同様にＣＰＵ装置２はペアとなる２
個のマイクロプロセッサＭＰ２１、ＭＰ２２を基本構成
とし、さらにＣＰｔＪ装置１とｃｐｖ＊置２装互いに予
備機（スペア）となる。
ＣＰＵ装置１の制御回路１３は、２個のマイクロプロセ
ッサＭＰＩＩ、ＭＰ１２との出力を比較し、出力データ
が一致すれば、ペアとなるＭＰｌｌとＭＰ１２が正常に
動作していると判断し、データバス３に該出力データを
送出するように入出力回路１４と入出力回路１５を制御
する。また、異なっていれば、制御回路１３は、２個の
マイクロプロセッサ１１．１２のいずれか一方に障害が
発生したものと判定し、データバス３に出力データを送
出しないように入出力回路１４と入出力回路１５を制御
する。
ッサＭＰＩＩ、ＭＰ１２との出力を比較し、出力データ
が一致すれば、ペアとなるＭＰｌｌとＭＰ１２が正常に
動作していると判断し、データバス３に該出力データを
送出するように入出力回路１４と入出力回路１５を制御
する。また、異なっていれば、制御回路１３は、２個の
マイクロプロセッサ１１．１２のいずれか一方に障害が
発生したものと判定し、データバス３に出力データを送
出しないように入出力回路１４と入出力回路１５を制御
する。
ＣＰＵ装置２も同様に動作する。ＣＰＵ装置１とＣＰＩ
、７装置２は相互に予備機（スペア）となるものであり
、ＣＰＵ装置１とＣＰＵ装置２のいずれか一方が、ペア
プロセッサ間の不一致を検出し停止しても、他方のＣＰ
Ｕ装置で処理の続行が可能である。
、７装置２は相互に予備機（スペア）となるものであり
、ＣＰＵ装置１とＣＰＵ装置２のいずれか一方が、ペア
プロセッサ間の不一致を検出し停止しても、他方のＣＰ
Ｕ装置で処理の続行が可能である。
［発明が解決しようとする課題］
従来のペア・スペア計算機システムは第４図のように構
成されるので、迅速な障害検出と、障害の波及防止が可
能であった。しかし、ペアプロセッサ間の不一致だけで
は、２個のペアプロセッサのうち、いずれに障害が発生
したのか分からない欠点があった。
成されるので、迅速な障害検出と、障害の波及防止が可
能であった。しかし、ペアプロセッサ間の不一致だけで
は、２個のペアプロセッサのうち、いずれに障害が発生
したのか分からない欠点があった。
本発明の目的は、同期運転させた２台のペアプロセッサ
に予備機（スペア）として別の２台のベアプロセッサを
合わせた計４台のプロセッサにより構成される高信頼度
なペア・スペア計算機システムにおいて、従来構成では
不可能であったベアプロセッサのうちいずれに障害が発
生したのかの検出を可能にすることにある。
に予備機（スペア）として別の２台のベアプロセッサを
合わせた計４台のプロセッサにより構成される高信頼度
なペア・スペア計算機システムにおいて、従来構成では
不可能であったベアプロセッサのうちいずれに障害が発
生したのかの検出を可能にすることにある。
［課題を解決するための手段］
上記目的を達成するために、本発明は、第一および第二
のプロセッサと、各プロセッサとデータバスの間のデー
タの入出力を行う第一および第二の入出力回路と、各プ
ロセッサの出力を比較し、致しているときのみ該出力を
データバスに送出するように各入出力回路を制御する制
御回路とを有する第一のプロセッサ装置と、前記第一の
プロセッサ装置と同等の構成で同じ処理を並行して行い
、互いに予備となる第二のプロセッサ装置と、からなる
ペア・スペア計算機システムにおいて、第一および第二
のプロセッサ装置にそれぞれデータバスのデータ入力専
用のレジスタを設け、各プロセッサ装置の制御回路は、
自分の各プロセッサの出力が不一致の時、相手プロセッ
サ装置がデータバスに送出するデータを前記レジスタに
取り込み、自プロセッサ内の少なくとも一方のプロセッ
サの出力と比較して、障害の発生したプロセッサを特定
するようにしたことである。
のプロセッサと、各プロセッサとデータバスの間のデー
タの入出力を行う第一および第二の入出力回路と、各プ
ロセッサの出力を比較し、致しているときのみ該出力を
データバスに送出するように各入出力回路を制御する制
御回路とを有する第一のプロセッサ装置と、前記第一の
プロセッサ装置と同等の構成で同じ処理を並行して行い
、互いに予備となる第二のプロセッサ装置と、からなる
ペア・スペア計算機システムにおいて、第一および第二
のプロセッサ装置にそれぞれデータバスのデータ入力専
用のレジスタを設け、各プロセッサ装置の制御回路は、
自分の各プロセッサの出力が不一致の時、相手プロセッ
サ装置がデータバスに送出するデータを前記レジスタに
取り込み、自プロセッサ内の少なくとも一方のプロセッ
サの出力と比較して、障害の発生したプロセッサを特定
するようにしたことである。
［作 用］
本発明では、同期運転させた２台のペアプロセッサに予
備機として別の２台のペアプロセッサを合わせた計４台
のプロセッサにより構成される高信頼度なペア・スペア
計算機システムにおいて、各プロセッサ装置では、互い
に相手装置の正常なスペアプロセッサの出力を読み込み
、自ベアプロセッサの出力と比較する事により、自ペア
プロセッサのうちいずれに障害が発生したのか、検出す
ることが可能になる。
備機として別の２台のペアプロセッサを合わせた計４台
のプロセッサにより構成される高信頼度なペア・スペア
計算機システムにおいて、各プロセッサ装置では、互い
に相手装置の正常なスペアプロセッサの出力を読み込み
、自ベアプロセッサの出力と比較する事により、自ペア
プロセッサのうちいずれに障害が発生したのか、検出す
ることが可能になる。
［実施例〕
以下、本発明の一実施例について図面により説明する。
第１図は本発明によるペア・スペア計算機システムの一
実施例の構成図である。第１図において、ＣＰＵ装置１
（第１のプロセッサ装置）は、ペアとなる２個のマイ
クロプロセッサＭＰＩＩ、ＭＰ１２、制御回路１３．２
個の入出力回路１４，１５、及びデータバス３のデータ
入力専用のレジスタ１６で構成される。同様に、ＣＰＵ
装置２（第２のプロセッサ装置）は、ペアとなる２個の
マイクロプロセッサＭＰ２１．ＭＰ−２２、制御回路２
３．２個の入出力回路２４，２５、及びデータバス３の
データ入力専用のレジスタ２６で構成される。これらＣ
ＰＵ装置１とＣＰＵ装置２は、互いに相手装置のペアプ
ロセッサで障害が発生した時の予備機（スペア）となる
。
実施例の構成図である。第１図において、ＣＰＵ装置１
（第１のプロセッサ装置）は、ペアとなる２個のマイ
クロプロセッサＭＰＩＩ、ＭＰ１２、制御回路１３．２
個の入出力回路１４，１５、及びデータバス３のデータ
入力専用のレジスタ１６で構成される。同様に、ＣＰＵ
装置２（第２のプロセッサ装置）は、ペアとなる２個の
マイクロプロセッサＭＰ２１．ＭＰ−２２、制御回路２
３．２個の入出力回路２４，２５、及びデータバス３の
データ入力専用のレジスタ２６で構成される。これらＣ
ＰＵ装置１とＣＰＵ装置２は、互いに相手装置のペアプ
ロセッサで障害が発生した時の予備機（スペア）となる
。
ＣＰＵ装置１の制御回路１３は、２個のマイクロプロセ
ッサＭＰＩＩとＭＰ１２の出力データを比較し、出力デ
ータが一致すれば、ＭＰＩＩ、１２が正常に動作してい
ると判断し、データバス３５にＣＰＵ装置１の出力デー
タを送出するように入出力回路１４と入出力回路１５を
制御する。また、制御回路１３は、２個のマイクロプロ
セッサＭＰ］１．．ＭＰ１２の出力データが異なってい
れば、ＭＰＩＩ、１２のいずれが一方に障害が発生した
ものと判定し、データバス３にＣＰＵ装置１からの出力
データが送出されないように入出力回路１４と入出力回
路１４を制御すると共に、ＣＰＵ装置２がデータバス３
に送出する正しいデータをレジスタ１６に取り込み、そ
れをＭＰ１２のデータと比較し、ＭＰｌｌとＭＰ１２の
いずれかに障害が発生したのか判定する。ＣＰＵ装置２
も同様に動作する。
ッサＭＰＩＩとＭＰ１２の出力データを比較し、出力デ
ータが一致すれば、ＭＰＩＩ、１２が正常に動作してい
ると判断し、データバス３５にＣＰＵ装置１の出力デー
タを送出するように入出力回路１４と入出力回路１５を
制御する。また、制御回路１３は、２個のマイクロプロ
セッサＭＰ］１．．ＭＰ１２の出力データが異なってい
れば、ＭＰＩＩ、１２のいずれが一方に障害が発生した
ものと判定し、データバス３にＣＰＵ装置１からの出力
データが送出されないように入出力回路１４と入出力回
路１４を制御すると共に、ＣＰＵ装置２がデータバス３
に送出する正しいデータをレジスタ１６に取り込み、そ
れをＭＰ１２のデータと比較し、ＭＰｌｌとＭＰ１２の
いずれかに障害が発生したのか判定する。ＣＰＵ装置２
も同様に動作する。
次に、第２図及び第３図により、−例としてＣＰＵ装置
１内のペアプロセッサＭＰＩ ｌ、ＭＰＩ２中の障害プ
ロセッサの判定動作を説明する。この判定動作は、ＣＰ
ｔＪ装置２内の障害プロセッサの判定の場合も同様であ
る。
１内のペアプロセッサＭＰＩ ｌ、ＭＰＩ２中の障害プ
ロセッサの判定動作を説明する。この判定動作は、ＣＰ
ｔＪ装置２内の障害プロセッサの判定の場合も同様であ
る。
まず、第２図を用いてＣＰＵ装Ｎｌ内のＭＰＩＩに障害
が発生した場合の判定動作を説明する。
が発生した場合の判定動作を説明する。
マイクロプロセッサＭＰ２１とＭＰ２２が正常に動作し
ているＣＰＵ装置２の制御回路２３は、マイクロプロセ
ッサＭＰ２］とＭＰ２２の出力データはともに「Ａ」で
比較結果が一致するので、該データＡを入出力回路２４
、入出力回路２５を介してデータバス３に出力する。Ｃ
ＰＵ装置１では、マイクロプロセッサＭＰＩＩが障害で
出力データは「Ｘ」、マイクロプロセッサＭ Ｐ ｌ
２は正常で出力データはｒＡＪ とする。ＣＰＵ装置装
置側御回路１３は、マイクロプロセッサＭ Ｐ １．
ｌの出力データとＭＰ１２の出力データが不一致なので
、入出力回路１４と入出力回路】５のデータ出力を抑止
すると同時に、ＣＰＵ装置２がデータバス３に送出する
データ「Ａｊをレジスタ１６に取り込み、ＭＰ１２の出
力データと比較する。この結果、レジスタ１６のデータ
はｒＡＪ 、ＭＰ １２の出力データも「Ａ」で両デー
タは一致するため、ＭＰ１２は正常に動作しており１Ｍ
ＰＩＩに障害が発生していると判定できる。
ているＣＰＵ装置２の制御回路２３は、マイクロプロセ
ッサＭＰ２］とＭＰ２２の出力データはともに「Ａ」で
比較結果が一致するので、該データＡを入出力回路２４
、入出力回路２５を介してデータバス３に出力する。Ｃ
ＰＵ装置１では、マイクロプロセッサＭＰＩＩが障害で
出力データは「Ｘ」、マイクロプロセッサＭ Ｐ ｌ
２は正常で出力データはｒＡＪ とする。ＣＰＵ装置装
置側御回路１３は、マイクロプロセッサＭ Ｐ １．
ｌの出力データとＭＰ１２の出力データが不一致なので
、入出力回路１４と入出力回路】５のデータ出力を抑止
すると同時に、ＣＰＵ装置２がデータバス３に送出する
データ「Ａｊをレジスタ１６に取り込み、ＭＰ１２の出
力データと比較する。この結果、レジスタ１６のデータ
はｒＡＪ 、ＭＰ １２の出力データも「Ａ」で両デー
タは一致するため、ＭＰ１２は正常に動作しており１Ｍ
ＰＩＩに障害が発生していると判定できる。
次に、第３図を用いてＣＰＵ装置１内のＭＰ＋２に障害
が発生した場合の判定動作を説明する。
が発生した場合の判定動作を説明する。
マイクロプロセッサＭＰ２／１とＭＰ２２が正常に動作
しているＣＰＵ装置２の制御回路２３は、マイクロプロ
セッサＭＰ２１とＭＰ２２の出力データはともに「Ａ」
で比較結果が一致するので、該データ「Ａ」を入出力回
路２４、入出力回路２５を介してデータバス３に出力す
る。ｃｐｕｇ置１装はマイクロプロセッサＭＰ１２が障
害で出力データは「Ｘ」、マイクロプロセッサＭＰＩＩ
は正常で、出力データは「Ａ」とする。ＣＰＵ装置１の
制御回路］３は、マイクロプロセッサＭＰＩＩの出力デ
ータとＭＰ１２の出力データが不一致なので、入出力回
路１４と入出力回路１５のデータ出力を抑止すると同時
に、ＣＰＵ装置２がデータバス３に送出する出力データ
ｒＡＪ をレジスタ１６に取り込み、ＭＰ１２の出力デ
ータと比較する。
しているＣＰＵ装置２の制御回路２３は、マイクロプロ
セッサＭＰ２１とＭＰ２２の出力データはともに「Ａ」
で比較結果が一致するので、該データ「Ａ」を入出力回
路２４、入出力回路２５を介してデータバス３に出力す
る。ｃｐｕｇ置１装はマイクロプロセッサＭＰ１２が障
害で出力データは「Ｘ」、マイクロプロセッサＭＰＩＩ
は正常で、出力データは「Ａ」とする。ＣＰＵ装置１の
制御回路］３は、マイクロプロセッサＭＰＩＩの出力デ
ータとＭＰ１２の出力データが不一致なので、入出力回
路１４と入出力回路１５のデータ出力を抑止すると同時
に、ＣＰＵ装置２がデータバス３に送出する出力データ
ｒＡＪ をレジスタ１６に取り込み、ＭＰ１２の出力デ
ータと比較する。
この結果、レジスタ１６のデータはｒＡＪ 、ＭＰ１２
の出力データは「Ｘ」で不一致であるため、ＭＰＩＩは
正常に動作しており、ＭＰ１２に障害が発生していると
判定できる。
の出力データは「Ｘ」で不一致であるため、ＭＰＩＩは
正常に動作しており、ＭＰ１２に障害が発生していると
判定できる。
このように、自ペアプロセッサ内で障害を検出した場合
、データバスの出力を抑止するたけでなく、他スペアプ
ロセッサがデータバスに送出する正しいデータを取り込
み、これを自ペアプロセッサの少なくとも一方と比較す
る事により、障害プロセッサを特定することが可能とな
る。
、データバスの出力を抑止するたけでなく、他スペアプ
ロセッサがデータバスに送出する正しいデータを取り込
み、これを自ペアプロセッサの少なくとも一方と比較す
る事により、障害プロセッサを特定することが可能とな
る。
［発明の効果］
以上説明したように、本発明によれば、ペアスペア計算
機システムにおいて、障害の発生したペアプロセッサ側
は、データのデータバスへの送出を抑止すると同時に、
正常なスペアプロセッサ側がデータバスに送出した正解
データをレジスタに取り込み、障害の発生したペアプロ
セッサ内の少なくとも一方のプロセッサの出力と比較す
る事により、障害の発生したプロセッサを特定する事が
出来る。したがって、従来は、プロセッサ診断プログラ
ムの実施等によらなければ障害の発生したプロセッサを
特定する事が出来なかったのに比較して、簡単な手順で
、かつ短時間に障害プロセッサの特定が可能となる利点
がある。
機システムにおいて、障害の発生したペアプロセッサ側
は、データのデータバスへの送出を抑止すると同時に、
正常なスペアプロセッサ側がデータバスに送出した正解
データをレジスタに取り込み、障害の発生したペアプロ
セッサ内の少なくとも一方のプロセッサの出力と比較す
る事により、障害の発生したプロセッサを特定する事が
出来る。したがって、従来は、プロセッサ診断プログラ
ムの実施等によらなければ障害の発生したプロセッサを
特定する事が出来なかったのに比較して、簡単な手順で
、かつ短時間に障害プロセッサの特定が可能となる利点
がある。
第１図は本発明によるペア・スペア計算機システムの一
実施例の構成図、第２図及び第３図は障害の発生したプ
ロセッサを特定する場合の第１図の動作を説明する図、
第４図は従来のペア・スペア計算機システムの構成図で
ある。 １．２・・・ＣＰＵ装置（プロセッサ装置）、３・デー
タバス、 １１．１２，２１．２２・・マイクロプロセッサ（プロ
セッサ）、 １３．２３・・制御回路、 １４．１５，２４．２５・・・入出力回路、１６゜ ２６・・・データ入力専用レジスタ。
実施例の構成図、第２図及び第３図は障害の発生したプ
ロセッサを特定する場合の第１図の動作を説明する図、
第４図は従来のペア・スペア計算機システムの構成図で
ある。 １．２・・・ＣＰＵ装置（プロセッサ装置）、３・デー
タバス、 １１．１２，２１．２２・・マイクロプロセッサ（プロ
セッサ）、 １３．２３・・制御回路、 １４．１５，２４．２５・・・入出力回路、１６゜ ２６・・・データ入力専用レジスタ。
Claims (1)
- （１）第一および第二のプロセッサと、各プロセッサと
データバスの間のデータの入出力を行う第一および第二
の入出力回路と、各プロセッサの出力を比較し、一致し
ているときのみ該出力をデータバスに送出するように各
入出力回路を制御する制御回路とを有する第一のプロセ
ッサ装置と、 前記第一のプロセッサ装置と同等の構成で同じ処理を並
行して行い、互いに予備となる第二のプロセッサ装置と
、 からなるペア・スペア計算機システムにおいて、第一お
よび第二のプロセッサ装置にそれぞれデータバスのデー
タ入力専用のレジスタを設け、各プロセッサ装置の制御
回路は、自分の各プロセッサの出力が不一致の時、相手
プロセッサ装置がデータバスに送出するデータを前記レ
ジスタに取り込み、自プロセッサ内の少なくとも一方の
プロセッサの出力と比較して、障害の発生したプロセッ
サを特定することを特徴とするプロセッサ障害検出方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264847A JPH04141743A (ja) | 1990-10-02 | 1990-10-02 | プロセッサ障害検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264847A JPH04141743A (ja) | 1990-10-02 | 1990-10-02 | プロセッサ障害検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04141743A true JPH04141743A (ja) | 1992-05-15 |
Family
ID=17409042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2264847A Pending JPH04141743A (ja) | 1990-10-02 | 1990-10-02 | プロセッサ障害検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04141743A (ja) |
-
1990
- 1990-10-02 JP JP2264847A patent/JPH04141743A/ja active Pending
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