JPH0850165A

JPH0850165A - スキャンパス回路

Info

Publication number: JPH0850165A
Application number: JP6201518A
Authority: JP
Inventors: Fumihiko Sato; 文彦佐藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-08-04
Filing date: 1994-08-04
Publication date: 1996-02-20
Anticipated expiration: 2012-09-30
Also published as: JP2658894B2

Abstract

(57)【要約】【目的】スキャンパステストパターンを削減しかつテス
ト用入出力端子の本数を最少に抑えるスキャンパス回路
の提供。【構成】スキャンパス回路を構成する複数のシフトレジ
スタのうち２番目以降のシフトレジスタの入力が互いに
並列に配置され、一番目のシフトレジスタの出力に接続
されると共に、スキャン入力端子は一端子とされ、２番
目以降のシフトレジスタ出力に対応して複数のスキャン
出力端子が設けられる。２番目以降のシフトレジスタは
好ましくは複数の同一機能ブロックをテストするために
並列化され、複数の同一機能ブロックの並列テストを可
能し、スキャンテスト用パターンの削減と、テスト用端
子の本数を最少に抑える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、テスト容易化のための
スキャンパス回路に関する。

【０００２】

【従来の技術】集積回路中のフリップフロップをシフト
レジスタのように連結してスキャンパスを形成し、外部
端子からテスト信号を入力して、組合せ論理（Combinat
ionalLogic）回路の動作結果を読み出すことにより、テ
ストを容易化する方式をスキャンパス方式という。

【０００３】図３ないし図５はそれぞれ従来のスキャン
パス回路の例を示すブロック図である。

【０００４】図３ないし図５において、１ａ〜１ｃはス
キャンパス回路を構成する複数のシフトレジスタ＃１〜
＃ｎ、２は通常モードとスキャンモードとの切換えを制
御するスキャンモード切換制御端子、３はシフトレジス
タのデータをシフト動作させるためのクロック入力端
子、４はスキャン入力端子、５はスキャン出力端子であ
る。なお、シフトレジスタ＃１〜＃ｎはスキャンレジス
タともいう。

【０００５】図４のスキャンパス回路は、複数のシフト
レジスタ＃１〜＃ｎに対応して複数のスキャン入力端子
４ａ〜４ｃと複数のスキャン出力端子５ａ〜５ｃが設け
られている点が、図３の構成と相違する。

【０００６】図５は、特開平1-217278号公報に提案され
るスキャンパス回路の構成を示すもので、スキャン入力
端子４から入力されたデータを各シフトレジスタに分配
するデマルチプレクサ８と、各シフトレジスタの出力の
うちのいずれか一を選択してスキャン出力端子５に出力
するマルチプレクサ９と、シフトモード切換入力端子６
に入力された信号に基づき複数のシフトレジスタ＃１〜
＃ｎのうちの一本のみをシフトモードにする信号を生成
するデコーダ７が追加されている。

【０００７】次に、これら３つの従来のスキャンパス回
路の動作を説明する。

【０００８】図３において、通常動作時は、スキャンモ
ード切換制御端子２をインアクティブにして、シフトレ
ジスタ１ａ〜１ｃはスキャンパスとは分離された唯のレ
ジスタとして用いられる。このとき、クロック入力端子
３、スキャン入力端子４、スキャン出力端子５は使用さ
れない。

【０００９】但し、システムクロックとスキャン用クロ
ックが共用されている場合には、通常動作時にもクロッ
ク入力端子３は使用される。

【００１０】スキャンパス・テスト時には、スキャンモ
ード切換制御端子２をアクティブにして、スキャン入力
端子４よりシリアル・データがシフトレジスタに入力さ
れ、データがシフトレジスタに書き込まれると同時に、
スキャン出力端子５よりシフトレジスタに保持されてい
たデータがシフト動作によりシリアルデータとして出力
される。

【００１１】このように、スキャンパス回路内のシフト
レジスタ＃１〜＃ｎに任意にデータを書き込み、及び読
み出すことができるため、テストが容易化される。すな
わち、スキャンパス・テスト時には、例えば図３のシフ
トレジスタ＃１を介して、不図示の組合せ論理回路に入
力データを供給し、且つ該組合せ論理回路の出力を読み
出すことができるため、組合せ論理回路に対する各入力
が制御可能とされると共に、組合せ論理回路の各出力が
観測可能とされ、集積回路のテスト容易化を実現してい
る。

【００１２】図４のスキャンパス回路においても、基本
的には、図３のスキャンパス回路と同様な動作が行なわ
れるが、図４では、スキャンパス回路のチェーン（「ス
キャンチェーン」ともいう）が複数個存在し、複数のチ
ェーンに対応してスキャン入力端子４ａ〜４ｃ、スキャ
ン出力端子５ａ〜５ｃが複数個存在する点が図３の構成
と相違する。

【００１３】図４のスキャンパス回路において、テスト
時に例えばシフトレジスタ＃１にデータをセットし他の
シフトレジスタ＃２〜＃ｎのデータはそのまま保持する
場合には、スキャンモード切換制御端子２ａのみをアク
ティブとしてクロック及びデータをクロック入力端子３
及びスキャン入力端子４ａから入力し、また、シフトレ
ジスタ＃１のデータのみを読み出したい場合には、スキ
ャンモード切換制御端子２ａのみをアクティブとしてク
ロックをクロック入力端子３に供給することにより、ス
キャン出力端子５ａからシフトレジスタ＃１のデータが
出力される。

【００１４】次に、図５のスキャンパス回路において
は、図４のスキャンパス回路で複数個設けられていた入
出力端子、及びスキャンモード切換制御端子等のテスト
用端子の本数を削減することを目的として、入力端子と
出力端子を一端子ずつに削減するものであり、デマルチ
プレクサ８、マルチプレクサ９によって信号を複数のシ
フトレジスタに振り分けている。

【００１５】図５のスキャンパス回路においては、コー
ド化したシフトモード切換入力信号をデコーダ７でデコ
ードして使うので、端子数が削減され、データを書き込
み、読み出しする端子が１本ずつでマルチプレクサとデ
マルチプレクサにより複数本のシフトレジスタに分配さ
れるため、各シフトレジスタ毎にデータの書き込み、及
び読み出しが行なえる。

【００１６】

【発明が解決しようとする課題】前記従来のスキャンパ
ス回路のうち、図３のような構成では、全てのシフトレ
ジスタがシリアルに接続されているため、テストパター
ン数が増大するという問題がある。そして、ただ１本の
シフトレジスタのデータを読み出す場合でも、全シフト
レジスタの段数分だけシフトクロックをクロック入力端
子３から入力しなければならず、テストパターン数が増
大し、効率が悪い。

【００１７】また、図４のスキャンパス回路は、複数の
チェーンが並列に配された構成とされ、図３の構成と比
較して、各シフトレジスタ毎に個別にデータの書き込
み、読み出しが行なえるため、効率のよいテストパター
ンを作成することが可能とされ、シリアルなテストパタ
ーン数が削減されるという利点を有するが、テスト用端
子の本数が増大するという極めて重要な問題がある。

【００１８】そして、図５のスキャンパス回路は、図３
の構成に近いものの、データの入出力端子が一本ずつで
あるため、シリアルなテストパターンが多く必要とさ
れ、更に、デコーダ、デマルチプレクサ、マルチプレク
サ等の回路の追加が必要とされ、テスト用の回路規模が
増大し、ハードウェアのオーバーヘッドが増大する等の
問題がある。

【００１９】従って、本発明の目的は、前記問題点を解
消し、スキャンパステストパターンを削減すると共に、
テスト用入出力端子の本数を最少に抑えたスキャンパス
回路を提供することにある。

【００２０】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、単一のスキャン入力端子から入力された
スキャンデータが少なくとも一のシフトレジスタから成
るスキャンチェーンをシリアルに通過した後に複数のス
キャンチェーンに分岐し、分岐した数に等しく且つ互い
に並列に配置された複数のシフトレジスタにそれぞれ接
続された複数のスキャン出力端子から出力されるように
構成されたことを特徴とするスキャンパス回路を提供す
る。

【００２１】また、本発明のスキャンパス回路において
は、前記分岐した複数のスキャンチェーンを形成する、
互いに並列に配置された複数のシフトレジスタがそれぞ
れ同一機能の回路群に対する検査を行なうように構成さ
れたことを特徴としている。

【００２２】本発明のスキャンパス回路においては、そ
の好ましい態様として、単一のスキャン入力端子と、複
数のスキャン出力端子と、スキャンパス回路を形成する
複数のシフトレジスタと、該シフトレジスタをシフト動
作させるためのクロック入力端子と、スキャンモード切
換制御端子と、を備え、スキャンモード時において、前
記一のスキャン入力端子より入力されたスキャンデータ
は少なくとも一のシフトレジスタを通過した後、互いに
並列に配置された最終段の複数のシフトレジスタに至る
までにおいて複数のスキャンチェーンに分岐し、前記最
終段の複数のシフトレジスタの出力にそれぞれ前記複数
のスキャン出力端子が接続され、互いに並列に配置され
た複数のシフトレジスタがそれぞれ同一機能の組合せ論
理回路ユニットのテストを行なうように構成されてい
る。

【００２３】

【作用】本発明によれば、スキャンパス回路のスキャン
入力端子は一端子としてシフトレジスタにシリアルに入
力され、該シストレジスタの後段において互いに並列に
配置されたシフトレジスタに接続され、スキャン出力端
子を複数備えるように構成したことにより、テストパタ
ーン数を削減すると共にテスト用端子を大幅に削減し、
更に、テスト対象の回路群の並列テストを可能としてい
る。

【００２４】

【実施例】図面を参照して、本発明の実施例を以下に説
明する。

【００２５】図１は、本発明に係るスキャンパス回路の
一実施例の構成を示す図である。図１において、図３な
いし図５と同一の機能を有する端子、及び回路要素は同
一の参照符号が附されている。

【００２６】図１に示すように、本実施例においては、
スキャンパスは、複数のシフトレジスタ＃１〜＃ｎによ
り構成され、スキャン入力ＳＩＮはスキャン入力端子４
の一本のみから成り、シフトレジスタ＃２〜＃ｎに対応
するスキャン出力端子５ｂ〜５ｃからそれぞれ複数のス
キャン出力Ｓout２〜Ｓoutｎが出力される。

【００２７】そして、シフトレジスタ＃１の出力は、複
数のシフトレジスタ＃２〜＃ｎに共通に入力されてい
る。

【００２８】シフトレジスタ＃１〜＃ｎにおけるシフト
動作は、スキャンモード切換制御端子２がアクティブ状
態とされ、クロック入力端子３から入力されるクロック
信号（ＣＬＯＣＫ）により実行される。

【００２９】本実施例においては、かかる構成により、
集積回路内において、テストされるべき同一機能を有す
る回路群（「同一機能群」といい、好ましくは組合せ論
理回路ユニットから成る）が複数存在する場合、それぞ
れの同一機能群のテストに関してシフトレジスタ＃２〜
シフトレジスタ＃ｎを用いて、同一機能群を並列にテス
トすることが可能となる。

【００３０】図２に、集積回路内において同一機能群Ｂ
＃1〜Ｂ＃n-1が複数個存在する場合、本実施例に従うス
キャンパス・テストを行なう場合のスキャンチェーンの
構成例を示す。同図において、同一機能群Ｂ＃1〜Ｂ＃n
-1は、いずれも同一の機能を有する、互いに独立した回
路群とされ、それぞれシフトレジスタ＃２〜＃ｎを介し
て、データの設定及び読み出しが行なわれる。また、回
路群Ａは、回路群Ｂ＃1〜Ｂ＃n-1とは機能が異なる回路
群（好ましくは組合せ論理回路ユニット）であり、スキ
ャン入力ＳＩＮに接続されたシフトレジスタ＃１を介し
てデータの設定及び読み出しが行なわれる。

【００３１】本実施例においては、スキャンパスに必要
とされるテストパターン数は、（シフトレジスタ＃１へ
のパターン数）＋（シフトレジスタ＃２へのパターン
数）となる。

【００３２】これに対して、図３の従来例の場合のテス
トパターン数は、（シフトレジスタ＃１のパターン数）
＋（シフトレジスタ＃２へのパターン数）＋…＋（シフ
トレジスタ＃ｎへのパターン数）とされ、本実施例は、
図３の従来例と比較して、テストパターン数が大幅に削
減されている。

【００３３】例えば、シフトレジスタ＃１〜＃ｎが１０
個存在し（ｎ＝１０）、１個のシフトレジスタが１００
個のフリップフロップのチェーンで構成されている場
合、図２の従来例では、１０×１００の基本テストパタ
ーンが必要とされるが、本実施例では、２×１００と大
幅に削減され、テスト時間の短縮に大きく貢献する。

【００３４】また、スキャンパスを全て並列に構成し
た、図４の従来例と比較すると、本実施例では，スキャ
ン入力端子とスキャンモード切換制御端子とが、共に一
本に削減されており、テスト用端子数（入力端子）が最
少に抑えられるという効果を有する。さらに、図５の従
来例と比較して、本実施例では、デマルチプレクサ、マ
ルチプレクサ等の回路が不要とされている。

【００３５】以上、本発明を上記実施例に即して説明し
たが、本発明は上記態様にのみ限定されるものではな
く、本発明の原理に準ずる各種態様を含む。例えば、シ
フトレジスタ＃１のあとに更に複数のシフトレジスタが
シリアルに接続されて、複数のスキャン出力端子にそれ
ぞれ出力が接続された、最終段の複数の並列配置された
シフトレジスタに分岐する態様、あるいは、シフトレジ
スタ＃１と最終段の並列配置されたシフトレジスタに至
るまでの間において、途中、一のシフトレジスタの出力
から複数の並列配置されたシフトレジスタへの分岐が多
段に設けられるようにした構成も本発明は含んでいる。

【００３６】

【発明の効果】以上説明したように本発明によれば、ス
キャンパス回路のスキャン入力端子は一端子とされシフ
トレジスタにシリアルに入力され、該シフトレジスタの
出力は、後段において分岐して互いに並列に配置された
複数のシフトレジスタに接続されるように構成したこと
により、テストパターンの削減及びテスト用端子の削減
を効果的に達成している。

【００３７】また、本発明によれば、集積回路内におい
て、テスト対象の同一機能群に対して互いに並列に配置
された複数のシフトレジスタを用いて並列に同時にテス
トを行なうことが可能とされ、テストパターン数の大幅
な削減とテスト時間の短縮を達成するものである。

【００３８】さらに、本発明によれば、回路規模の増大
を招くことなく、テスト用端子の本数を削減し、さらに
集積回路内部の試験対象の機能ブロックの並列テストが
可能とされる。

【図面の簡単な説明】

【図１】本発明に係るスキャンパス回路の一実施例を示
す図である。

【図２】本発明に係るスキャンパス回路におけるスキャ
ンチェーンの構成を示す図である。

【図３】従来のスキャンパス回路の一例を示す図であ
る。

【図４】従来のスキャンパス回路の別の例を示す図であ
る。

【図５】従来のスキャンパス回路のさらに別の例を示す
図である。

【符号の説明】

１ａ〜１ｃスキャン回路を構成するシフトレジスタ２、２ａ〜２ｃスキャンモード切換制御端子３クロック入力端子４、４ａ〜４ｃスキャン入力端子５、５ａ〜５ｃスキャン出力端子６シフトモード切換入力端子７デコーダ８デマルチプレクサ９マルチプレクサ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｔ

Claims

【特許請求の範囲】

【請求項１】単一のスキャン入力端子から入力されたス
キャンデータが少なくとも一のシフトレジスタから成る
スキャンチェーンをシリアルに通過した後に複数のスキ
ャンチェーンに分岐し、分岐した数に等しく且つ互いに
並列に配置された複数のシフトレジスタにそれぞれ接続
された複数のスキャン出力端子から出力されるように構
成されたことを特徴とするスキャンパス回路。
【請求項２】前記分岐した複数のスキャンチェーンを形
成する、互いに並列に配置された複数のシフトレジスタ
がそれぞれ同一機能の回路群に対する検査を行なうよう
に構成されたことを特徴とする請求項１記載のスキャン
パス回路。
【請求項３】一のスキャン入力端子と、複数のスキャン
出力端子と、スキャンパス回路を形成する複数のシフト
レジスタと、該シフトレジスタをシフト動作させるため
のクロック入力端子と、スキャンモード切換制御端子
と、を備え、スキャンモード時において、前記一のスキャン入力端子
より入力されたスキャンデータは少なくとも一のシフト
レジスタを通過した後、互いに並列に配置された最終段
の複数のシフトレジスタに至るまでにおいて複数のスキ
ャンチェーンに分岐し、前記最終段の複数のシフトレジスタの出力にそれぞれ前
記複数のスキャン出力端子が接続され、互いに並列に配置された複数のシフトレジスタがそれぞ
れ同一機能の組合せ論理回路ユニットのテストを行なう
ように構成されたスキャンパス回路。