JPH0383296A - シフト回路 - Google Patents
シフト回路Info
- Publication number
- JPH0383296A JPH0383296A JP1218142A JP21814289A JPH0383296A JP H0383296 A JPH0383296 A JP H0383296A JP 1218142 A JP1218142 A JP 1218142A JP 21814289 A JP21814289 A JP 21814289A JP H0383296 A JPH0383296 A JP H0383296A
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- JP
- Japan
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- shift
- data
- output
- signal
- input
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Links
- 238000010586 diagram Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はシフト回路に関し、特にフリップフロップ（以
下、ＦＦと略記する）を用いたシフト回路に関する。
下、ＦＦと略記する）を用いたシフト回路に関する。
従来技術
従来この種のシフト回路においては、ＦＦの格納データ
のシフト方向は、右または左の一方向であった。
のシフト方向は、右または左の一方向であった。
シフト回路の制御装置がシフトバスを構成する特定のＦ
Ｆに値を設定するときには、シフトバススを構成するＦ
Ｆの数だけ、シフトクロックを入力してシフトパス上の
全データを出力し、目的のＦＦのデータを置換した後再
びシフトバスを構成するＦＦの数だけシフトクロックを
入力して置換後のデータをシフトインする。
Ｆに値を設定するときには、シフトバススを構成するＦ
Ｆの数だけ、シフトクロックを入力してシフトパス上の
全データを出力し、目的のＦＦのデータを置換した後再
びシフトバスを構成するＦＦの数だけシフトクロックを
入力して置換後のデータをシフトインする。
そのため、目的のＦＦがシフトバス上のどこにあっても
シフトバスを構成するＦＦの数の２倍のシフトクロック
が必要となり、時間がかかるという欠点がある。
シフトバスを構成するＦＦの数の２倍のシフトクロック
が必要となり、時間がかかるという欠点がある。
発明のぽ的
そこで、本発明は上述の欠点を補うためになされたもの
で、シフト時間を短縮することを目的とする。
で、シフト時間を短縮することを目的とする。
発明の構成
本発明のシフト回路は、第１から第ｎのＦＦ素子がこの
順に配置されたシフト回路であって、前記ＦＦ素子の各
々に対応して設けられ、対応ＦＦ素子のデータ入力を選
択する第１から第ｎのセレクタを含み、これらセレクタ
によって、外部からのシフト方向制御信号に応じて、前
段ＦＦ素子の出力と後段ＦＦ＄子の出力とを択一的に出
力するよう制御したことを特徴とする。
順に配置されたシフト回路であって、前記ＦＦ素子の各
々に対応して設けられ、対応ＦＦ素子のデータ入力を選
択する第１から第ｎのセレクタを含み、これらセレクタ
によって、外部からのシフト方向制御信号に応じて、前
段ＦＦ素子の出力と後段ＦＦ＄子の出力とを択一的に出
力するよう制御したことを特徴とする。
実施例
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
本実施例では、３個のＦＦ９，１０．１１でシフト回路
を構成した場合を示している。
を構成した場合を示している。
シフト回路の制御装置（図示せず）からシフト回路に対
して、線１を介してシフトモード信号が、線２を介して
シフトインデータ信号が、線３を介してシフトクロック
が、線４を介してシフト方向制御信号がそれぞれ送られ
る。
して、線１を介してシフトモード信号が、線２を介して
シフトインデータ信号が、線３を介してシフトクロック
が、線４を介してシフト方向制御信号がそれぞれ送られ
る。
又、シフト回路からは線５を介してシフトアウトデータ
がシフト回路の制御装置へ送られる。
がシフト回路の制御装置へ送られる。
ＦＦ９，１０．１１はこの順に配置されており、各ＦＦ
の入力部にはシフトモード信号により制御されるセレク
タ６．７．８が夫々対応して設けられている。これ等セ
レクタ６．７．８はシフトモード信号に応じて外部デー
タ（１００，１０１，１０２）かまたはシフトデータ信
号かを選択して、対応ＦＦ９．１０．１１のデータ入力
りへ夫々供給するものである。
の入力部にはシフトモード信号により制御されるセレク
タ６．７．８が夫々対応して設けられている。これ等セ
レクタ６．７．８はシフトモード信号に応じて外部デー
タ（１００，１０１，１０２）かまたはシフトデータ信
号かを選択して、対応ＦＦ９．１０．１１のデータ入力
りへ夫々供給するものである。
また、これ等セレクタ６．７．８の前段には、ＦＦ９，
１０，１．１と夫々対応してセレクタ１２゜１３．１４
が設けられている。これ等セレクタ１２．１３．１４は
シフト方向制御信号に応じて前段からのシフトデータ信
号（前段ＦＦのデータ出力Ｑと等１ｉ！Ｉｉ）かまたは
後段からのシフトデータ信号〈後段ＦＦのデータ出力Ｑ
と等価、最終段ではシフトインデータ信号）かを選択し
て、対応セレクタ６．７．８を介して対応ＦＦ９，１０
．１１のデータ出力Ｑとするのである。
１０，１．１と夫々対応してセレクタ１２゜１３．１４
が設けられている。これ等セレクタ１２．１３．１４は
シフト方向制御信号に応じて前段からのシフトデータ信
号（前段ＦＦのデータ出力Ｑと等１ｉ！Ｉｉ）かまたは
後段からのシフトデータ信号〈後段ＦＦのデータ出力Ｑ
と等価、最終段ではシフトインデータ信号）かを選択し
て、対応セレクタ６．７．８を介して対応ＦＦ９，１０
．１１のデータ出力Ｑとするのである。
尚、終段のセレクタ１５はシフト方向制御信号に応じて
終段ＦＦＩＩのデータ出力Ｑかまたは初段ＦＦ９のデー
タ出力Ｑかを選択して、シフトデータ出力５とする機能
を有する。
終段ＦＦＩＩのデータ出力Ｑかまたは初段ＦＦ９のデー
タ出力Ｑかを選択して、シフトデータ出力５とする機能
を有する。
シフトモード信号は、セレクタ６．７．８に送られてお
り、このシフトモード信・号が“１″の場合には、これ
等セレクタ６．７．８はセレクタ１２．１３．１４の出
力を各々選択して、各ＦＦ９゜１０．１１のデータ入力
りへ夫々供給し、よってＦＦ９，１．０，１．１はシフ
トパスを（静電する。又、シフトモード信号が“Ｏ”の
場合は、これ等セレクタ６．７．８はデータ線１００．
ｌｏｔ、＋０２を各々選択して各ＦＦ９，１０．１１の
データ入力りへ供給する。よって、このときはシフトバ
スはｅｌｌ ｔｔされず、各ＦＦ９，１０．１１はその
本来の機能であるデータ取込み動作を行う。
り、このシフトモード信・号が“１″の場合には、これ
等セレクタ６．７．８はセレクタ１２．１３．１４の出
力を各々選択して、各ＦＦ９゜１０．１１のデータ入力
りへ夫々供給し、よってＦＦ９，１．０，１．１はシフ
トパスを（静電する。又、シフトモード信号が“Ｏ”の
場合は、これ等セレクタ６．７．８はデータ線１００．
ｌｏｔ、＋０２を各々選択して各ＦＦ９，１０．１１の
データ入力りへ供給する。よって、このときはシフトバ
スはｅｌｌ ｔｔされず、各ＦＦ９，１０．１１はその
本来の機能であるデータ取込み動作を行う。
シフト方向制御信号はセレクタ１２．１３，１４．１５
に送られており、これらのセレクタ１２゜１３．１４．
１５によってシフトの方向は制御される。
に送られており、これらのセレクタ１２゜１３．１４．
１５によってシフトの方向は制御される。
まず、シフトモード時において、シフト方向制御信号が
“０”のときの動作を説明する。シフトインデータ信号
がＦＦ９の入力となり、ＦＦ９の出力がＦＦ１０の入力
となり、ＦＦ１０の出力がＦＦＩＩの入力となり、ＦＦ
１１の出力がシフトアウトデータとなる。
“０”のときの動作を説明する。シフトインデータ信号
がＦＦ９の入力となり、ＦＦ９の出力がＦＦ１０の入力
となり、ＦＦ１０の出力がＦＦＩＩの入力となり、ＦＦ
１１の出力がシフトアウトデータとなる。
シフト方向制御信号が“１“のときは、シフトインデー
タ信号がＦ Ｆ １．１の入力となり、ＦＦ１１の出力
がＦＦ１Ｏの入力となり、ＦＦｌ０の出力がＦＦ９の入
力となり、ＦＦ９の出力がシフトアウトデータとなる。
タ信号がＦ Ｆ １．１の入力となり、ＦＦ１１の出力
がＦＦ１Ｏの入力となり、ＦＦｌ０の出力がＦＦ９の入
力となり、ＦＦ９の出力がシフトアウトデータとなる。
つまり、シフトモード信号が“１°で、かつシフト方向
制御信号が“０”の場合は、図面での右方向へデータが
送られて右シフト動作となり、ＦＦ１ｌの出力がシフト
アウトデータとなる。シフトモード信号が１″で、かつ
シフト方向制御信号が“１”の場合は、左方向へデータ
が送られて左シフト動作となり、ＦＦ９の出力がシフト
アウトデータとなる。
制御信号が“０”の場合は、図面での右方向へデータが
送られて右シフト動作となり、ＦＦ１ｌの出力がシフト
アウトデータとなる。シフトモード信号が１″で、かつ
シフト方向制御信号が“１”の場合は、左方向へデータ
が送られて左シフト動作となり、ＦＦ９の出力がシフト
アウトデータとなる。
次に第２図を用いてシフト回路の制御装置からみた動作
を説明する。第２図はシフト回路とシフト回路の制御装
置のイメージ図である。
を説明する。第２図はシフト回路とシフト回路の制御装
置のイメージ図である。
はじめにＦＦ９，１０．１１にはそれぞれ値１° ’
０” ’１”が入っていて、シフト回路制御装置の
バッファには“０“、“０°、“Ｏ″が入っているもの
とする（第２図（ａ）参照）。
０” ’１”が入っていて、シフト回路制御装置の
バッファには“０“、“０°、“Ｏ″が入っているもの
とする（第２図（ａ）参照）。
この状態でＦ Ｆ ｉ、 １に“Ｏ”を格納するには、
シフトモード信号を“１” シフト方向制御信号を０”
としてシフトクロックを１個送出するとＦＦ１ｌの値が
バッファ２０の左端ビットに格納される（図（ｂ）参照
）。
シフトモード信号を“１” シフト方向制御信号を０”
としてシフトクロックを１個送出するとＦＦ１ｌの値が
バッファ２０の左端ビットに格納される（図（ｂ）参照
）。
次にバッファ２０の左ビットを“０”に置換する（図（
ｃ）参照）。
ｃ）参照）。
さらに、シフトモード信号を“１” シフト方向制御
信号を１“にしてシフトクロックを１個送出すると、バ
ッファ２０の左端ビットの値がＦＦ１１に格納され、Ｆ
Ｆ １１に“０”が格納される（図（ｄ）参照）。
信号を１“にしてシフトクロックを１個送出すると、バ
ッファ２０の左端ビットの値がＦＦ１１に格納され、Ｆ
Ｆ １１に“０”が格納される（図（ｄ）参照）。
なお、同様の動作を従来技術によって一方向のみのシフ
トで行う場合、第３図の様になり、図（ａ）から（ｂ）
へシフトクロックが３個、（Ｃ）から（ｄ）へシフトク
ロックが３個夫々必要となり、左右にかかわらず６個の
シフトクロックが必要となるが、本発明のシフト回路で
は、２個のシフトクロックで良いことになる。
トで行う場合、第３図の様になり、図（ａ）から（ｂ）
へシフトクロックが３個、（Ｃ）から（ｄ）へシフトク
ロックが３個夫々必要となり、左右にかかわらず６個の
シフトクロックが必要となるが、本発明のシフト回路で
は、２個のシフトクロックで良いことになる。
尚、本実施例ではｎ−３としてＦＦ素子を３個用いた例
を示したが、ｎａ４の場合にも同様に適用可能であるこ
とは明白である。
を示したが、ｎａ４の場合にも同様に適用可能であるこ
とは明白である。
発明の詳細
な説明したように本発明によれば、一連のＦＦて溝底さ
れたシフト回路であって、各ＦＦにセレクタを対応させ
、前段のＦＦの出力と後段のＦＦの出力とを択一的に対
応するＦＦに入力するため、二方向へのシフトが可能で
あり、シフト回路の制御装置が、シフトパスを槽底する
特定のＦＦに値を設定するとき、シフトクロックの送出
数を少なくすることができ、これによって処理時間を短
縮することができるという効果がある。
れたシフト回路であって、各ＦＦにセレクタを対応させ
、前段のＦＦの出力と後段のＦＦの出力とを択一的に対
応するＦＦに入力するため、二方向へのシフトが可能で
あり、シフト回路の制御装置が、シフトパスを槽底する
特定のＦＦに値を設定するとき、シフトクロックの送出
数を少なくすることができ、これによって処理時間を短
縮することができるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は本発
明のシフト回路を用いた動作イメージ図、第３図は従来
技術によるシフト動作のイメージ図である。 主要部分の符号の説明
明のシフト回路を用いた動作イメージ図、第３図は従来
技術によるシフト動作のイメージ図である。 主要部分の符号の説明
Claims (1)
- （１）第１から第ｎのフリップフロップ素子がこの順に
配置されたシフト回路であって、前記フリップフロップ
素子の各々に対応して設けられ、対応フリップフロップ
素子のデータ入力を選択する第１から第ｎのセレクタを
含み、これらセレクタによって、外部からのシフト方向
制御信号に応じて、前段フリップフロップ素子の出力と
後段フリップフロップ素子の出力とを択一的に出力する
よう制御したことを特徴とするシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1218142A JPH0383296A (ja) | 1989-08-24 | 1989-08-24 | シフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1218142A JPH0383296A (ja) | 1989-08-24 | 1989-08-24 | シフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0383296A true JPH0383296A (ja) | 1991-04-09 |
Family
ID=16715301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1218142A Pending JPH0383296A (ja) | 1989-08-24 | 1989-08-24 | シフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0383296A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001013926A (ja) * | 1999-06-25 | 2001-01-19 | Sanyo Electric Co Ltd | 表示装置の制御回路 |
-
1989
- 1989-08-24 JP JP1218142A patent/JPH0383296A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001013926A (ja) * | 1999-06-25 | 2001-01-19 | Sanyo Electric Co Ltd | 表示装置の制御回路 |
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