JPH02201968A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この出願に係わる発明は半導体装置の製造方法に係わり
、特に不揮発性メモリ用能動素子とＭＩＳ素子（ＭＯ３
素子等）とを同一チップ上に備えた半導体装置の製造方
法に関する。

〔従来の技術］ 不揮発性記憶機能を有する半導体装置（ＥＰＲＯＭ、Ｅ
ＥＰＲＯＭ）を構成する不揮発性メモリ用能動素子とし
て、従来から、第２ゲートを備え、電気的に書き込み、
消去ができる８例えばＦＡＭＯ３素子が知られている（
半導体ハンドブック。

第２版、第６刷、オーム社、第４９６真）。

不揮発性記憶機能を有するこの種の半導体装置は、ＦＡ
ＭＯ３素子周囲にＭＯ３素子を有しており、従来例とし
て、例えば、特開昭６２−１６９４７０号に記載された
ものが存在する。

第２図にこの種の半導体装置の製造工程を示す。

第２図は、半導体装置の製造過程に従った断面構成図で
ある。

先ず（１）の工程について説明すると、シリコン基板１
上に選択酸化法（ＬＯＣＯ３法）用いて、シリコン酸化
膜からなるフィールド絶縁膜６及びゲート絶縁膜２を形
成する。そして、これら絶縁膜上に多結晶シリコンを成
長させて第１層目の多結晶シリコン膜３を形成する。

次いで、（２）の工程へ移行し、ＦＡＭＯ３素子領域７
及びＭＯ３素子領域８以外の多結晶シリコン膜３を、レ
ジスト４を用いて選択的にドライエツチングする。尚、
多結晶シリコン膜３により、後の工程で示されるＦＡＭ
Ｏ３素子のフローティングゲート５ａとＭＯ３素子のゲ
ート５ｃとが形成される。

（３）の工程へ移行し、レジスト４を除去した後、多結
晶シリコン膜３表面にシリコン酸化膜からなる絶縁膜９
を形成する。

次いで、（４）の工程へ移行し、さらに多結晶シリコン
を成長させることにより、半導体装置の表面に第２層目
の多結晶シリコン膜１０を形成する。

この第２層目の多結晶シリコン膜１０により、後の工程
で示されるＦＡＭＯ３素子の第２ゲートであるコントロ
ールゲート５ｂが形成される。

（５）ノ工程へ移行し、レジス）１１を用いて、ＦＡＭ
Ｏ３素子領域７以外の多結晶シリコン膜１０を選択的に
除去する。

次いで、（６）の工程へ移行し、レジスト１２をＭＯ３
素子領域８に付着させＦＡＭＯ３素子領域７のゲートパ
タニングを行う。この結果、絶縁膜９を介してフローテ
ィングゲート５ａとコントロールゲート５ｃの２重ゲー
トを有するＦＡＭＯ３素子のゲート構造と、ゲート５ｂ
を有するＭＯ３素子のゲート構造を完成する。

次に、（６）の工程のレジスト１１．１２を除去するこ
とによりＦＡＭＯ３素子とＭＯ３素子とのゲートの形成
を終了し、さらにソース領域、ドレイン領域の形成、配
線の形成を行って、ＦＡＭＯ３素子とＭＯ３素子とを同
一チップ上に有する半導体装置の製造工程を完了する。

〔発明が解決しようとする課題〕

ところで、ゲートの抵抗を低減して、ＭＯ３素子の動作
速度を上げるため、ゲートを幅広に形成したり、第２図
（１）で示す多結晶シリコン膜３を厚く形成することに
よりＭＯ３素子のゲートを厚く形成する必要があった。

しかしながら、ＭＯ３素子のゲートを幅広に形成すると
、寄生容量が大きくなり、またＭＯ３素子のゲートを厚
く形成するには、第１層目の多結晶シリコンを厚く成長
させなけれはならないため、半導体装置の製造に必要と
する時間が長くなり、製造効率が低下すると云う課題が
あった。

そこで、このような未解決の課題を解決するために、こ
の出願に係る発明は、製造効率が低下することなくＭＯ
３素子のゲートを厚く形成することにより動作速度が速
い半導体装置の製造方法を提供することを目的とする。

（課題を解決するための手段〕 上記目的を達成するために、請求項に記載の発明は、第
２ゲートを有する不揮発性メモリ用能動素子と、この素
子の周囲にＭＩＳ素子とを、同一チップ上に備えた半導
体装置の製造方法おいて、半導体基体上にフィールド絶
縁膜とゲート絶縁膜とを形成する第１工程と、次いで、
第１層目の半導体薄膜を形成すると共に、この半導体薄
膜表面に絶縁膜を形成する第２工程と、該第２工程で形
成された絶縁膜のうち、前記ＭＩＳ素子のゲートに相当
する部分を選択的に除去する第３工程と、さらに、第２
層目の半導体薄膜膜を形成し、次いで、前記不揮発性メ
モリ用能動素子及びＭＩＳ素子のゲートパタニングを行
う第４工程と、を備えてなることを特徴とするものであ
る。

〔作用］ 前記第２図で説明したようにＦ　Ａ　Ｍ　Ｏ，Ｓ素子形
成時に、フローティングゲート５ａ用の多結晶シリコン
膜（第１層）３とコントロールゲート５ｂ用の多結晶シ
リコン膜（第２層）１０のように、２度多結晶シリコン
膜が形成される。

そこで、この出願に係わる発明は、第３工程において、
第１層目の多結晶シリコン膜３上に形成された絶縁膜の
うちＭＯ３素子のゲートに相当する部分を選択的に除去
後、さらに多結晶シリコン膜を形成しているため、ＦＡ
ＭＯ３素子のフローティングゲート及びコントロールゲ
ートをそれぞれ形成する二つの多結晶シリコン膜を一体
化してＭＯ３素子のゲートとしている結果、ＭＯ３素子
の最終的なゲート膜を厚くすることができる。

故に、第２図（１）に示す第１層目の多結晶シリコン膜
３を厚く形成しなくてもＭＯ３素子のゲートを厚く形成
することが可能となる。

従って、製造効率が低下することなくＭＯ３素子のゲー
トを厚く形成することにより動作速度が速い半導体装置
を、製造することが可能となる。

〔実施例］ 次に、この出願に係わる発明の実施例について、添付図
面を参照して説明する。

第１図は、第１の実施例である半導体装置の製造工程を
示す、半導体装置の断面構成図である。

先ず、第１図（１）の工程について説明する。

ｐ型シリコン基板１に熱酸化により２００人のシリコン
酸化膜を成長後、図示しない窒化膜を成長させ、レジス
トをマスクにして素子分離領域の窒化膜をエツチングす
る。次に同じレジストをマスクにしてチャネルストッパ
イオンを打ち込みする。

レジストを除去後、窒化膜をマスクとする選択酸化（Ｌ
ＯＧＯ３）により、ＦＡＭＯ３素子とＭＯ５素子とを分
離する領域にシリコン酸化膜からなる。厚いフィールド
絶縁膜６を形成する。

次いで、窒化膜のエツチング後、ＦＡＭＯ３素子領域と
ＭＯ３素子領域のゲート酸化を行い、シリコン酸化膜か
らなるゲート絶縁膜２を形成する。

次いで、（２）の工程に移行し、減圧ＣＶＤにより多結
晶シリコンを成長させることにより、フィールド絶縁膜
６及びゲート絶縁膜２上に第１層目の多結晶シリコン膜
３を３５００人の膜厚で形成する。

次いで、レジスト４を用いてＦＡＭＯ５素子領域７とＭ
Ｏ３素子領域８以外の前記第１層目の多結晶シリコン膜
３を選択的にドライエツチングする。

（３）の工程に移行し、前記レジスト４を除去後、ヒ素
をイオン注入しく１００ｋｅＶ、ｌＸｌ０”ｃ　ｍ−”
）アニールする。そして、熱酸化により多結晶シリコン
膜３表面にシリコン酸化膜からなる絶縁膜９を２００人
の膜厚で形成する。

次いで、（４）の工程に移行し、レジスト１１を用いて
、ＭＯ３素子ゲー）　ＳＭ域１３に相当する部分前記絶
縁膜９を選択的に除去する。

（５）の工程に移行し、レジスト１１を除去した後、全
面に多結晶シリコンを成長させて、第２層目の多結晶シ
リコン膜１０を３５００人の膜厚で形成する。

（６）の工程に移行し、レジスト１２を用いてＦＡＭＯ
５素子領域７及びＭＯ３素子領域８のゲート部分以外の
多結晶シリコン膜１０を選択的にドライエツチングして
、ＦＡＭＯ３素子及びＭＯ３素子ゲートパタニングを行
う。

以上の（１）〜（６）の工程により、ＦＡＭＯ３素子及
びＭＯ３素子のゲート部分が形成される。

次いで、図示しないが、レジスト１２を除去後ソース、
ドレインの薄い酸化膜２を選択的にエツチングする。そ
して、多結晶シリコンゲート５ｂ。

５ｃとソース、ドレイン領域にヒ素を拡散し、多結晶シ
リコンゲート５ｂ、５ｃｐｌ域とソース、ドレイン領域
にシリコン酸化膜を形成する。さらに、ゲート、ソース
、ドレインへのアルミニウム配線のためのコンタクトを
開口してアルミニウム蒸着とパタニングを行い、最後に
保護膜を被覆して半導体装置製造の全ての工程を終了す
る。

第１図（６）の工程で示されるようにＦＡＭＯ３素子の
ゲートは絶縁膜９を介してフローティングゲート５ａと
第２ゲートであるコントロールゲート５ｂの２重ゲート
構造となる。

ＦＡＭＯ３素子のゲートを形成する際、多結晶シリコン
膜３’、１０がそれぞれ、フローテヘングゲート５ａ用
、コントロールゲート５ｂ用となり多結晶シリコン膜が
２度形成されるが、（３）の工程では、ＭＯ３素子のゲ
ート領域にある絶縁膜９を選択的に除去し第１層目の多
結晶シリコン膜３と第２層目の多結晶シリコン膜１０と
を一体化してＭＯ”Ｓ素子のゲート５ｃを形成している
。

従って、第１図（６）の工程で示されるＭＯＳ素子のゲ
ートは、第２図（６）で示されるＭＯＳ素子のゲートよ
り厚く形成される。そして、本実施例では第１層目の多
結晶シリコン膜３を厚く形成しなくてもＭＯＳ素子のゲ
ートを厚く形成することができる。

この結果、製造効率が低下することなくＭＯＳ素子のゲ
ートを厚く形成することにより、動作速度が速い半導体
装置を製造することが可能となる。

そして、ＭＯＳ素子のゲートを幅広に形成しなくてもゲ
ートの抵抗を低減することが可能であるため、寄生容量
を増すことなくＭＯＳ素子の動作速度を上げることがで
きる。

次に、この出願に係る発明の第２の実施例について説明
する。

第３図は、第２の実施例である半導体装置の製造工程を
示す、半導体装置の断面構成図である。

第３図（１）の工程は、第１図（１）の工程と同様であ
る。

（２）の工程では、第１図（２）の工程の如く第１層目
の多結晶シリコン膜３を選択的にエツチングすることな
く、多結晶シリコン膜３の全表面に絶縁膜９を形成する
。

（３）の工程では、レジストを用いてＭＯＳ素子ゲート
領域１３に相当する部分の絶縁膜９を選択的にエツチン
グする。

（４）の工程では、さらに第２層目の多結晶シリコン膜
を１０形成する。

そして、（５）の工程に移行し、ＦＡＭＯ３素子及びＭ
ＯＳ素子のゲートパタニングを行う。以後の製造工程は
第１図の実施例と同様である。

（３）の工程おいて、ＭＯＳ素子ゲート領域に相当する
部分の絶縁膜が選択的にエツチングされているため、（
５）の工程のｆｉＦＡＭＯ３素子のフローティングゲー
ト５ａを構成する第１層目の多結晶シリコン膜３とＦＡ
ＭＯ３素子のコントロールゲート５ｂを構成する第２層
目の多結晶シリコン膜１０とが一体化されて、ＭＯＳ素
子ゲートを厚く形成できる。

従って第３図の実施例においては、第１図の実施例と同
様の効果を奏しつつ、同一チップ上にＦＡＭＯ３素子と
ＭＯＳ素子とを有する半導体装置を製造することができ
る。

さらに加えて、第３図の実施例ではレジストを用いて選
択的なエツチングを行う工程が、（３）と（５）の計二
つの工程である。これに対して、第１図の実施例ではこ
の工程が、（２）、　（４）及び（６）の計三工程とな
る。従って、第３図の実施例ではレジストを用いる工程
を一つ省略することができるため、その分製造効率が向
上する。

以上説明した実施例では、ゲートの形成として多結晶シ
リコン膜について説明したが、これに限定されず、他の
半導体薄膜であっても良い。また、同一チップ上にＦＡ
ＭＯ３素子とＭＯＳ素子とをそれぞれ一つ有する半導体
装置の製造方法について説明したが、これに限定されず
、さらに多数のＦＡＭＯ３素子及びＭＯＳ素子を有する
場合であっても本発明を適用することができる。

また、上記実施例では、不揮発性メモリ用能動素子とし
てＦＡＭＯ３素子を用いた実施例について説明したが、
これに限定されることなくＭＮＯ８素子を用いる場合に
も本発明を適用することができる。

また、上記実施例で説明した各数値はいずれも一例であ
ってこれに限定されることなく他の数値を選択すること
もできる。

〔発明の効果〕

以上説明したようにこの出願に係る発明によれば、不揮
発性メモリ用能動素子のゲートを構成する二つの多結晶
シリコン膜を一体化してＭＩＳ素子のゲートを形成する
ことができるため、第１層目の多結晶シリコン膜を厚く
形成することなくＭＩＳ素子のゲートを厚く形成するこ
とができる。

従って、製造効率が低下することなくＭＩＳ素子のゲー
トを厚く形成することにより、動作速度が速い半導体装
置を製造することができる。

【図面の簡単な説明】

第１図は、この出願に係る発明の第１実施例の製造工程
を示す、断面構成図、第２図は、ＦＡＭＯ８素子とＭＯ
Ｓ素子とが同一チップ上に形成された従来の半導体装置
の製造工程を示す断面構成図、第３図は、この出願に係
る発明の第２実施例の製造工程を示す、断面構成図であ
る。 図中、１はシリコン基板、２はゲート絶縁膜、３は第１
層目の多結晶シリコン膜、４はレジスト、５ａはフロー
ティングゲート、５ｂはコントロールゲート、５Ｃはゲ
ー）（ＭＯ３素子）、６はフィールド酸化膜、７はＦＡ
ＭＯ３素子領域、８はＭＯ５素子領域、９は絶縁膜、１
０は第２層目の多結晶シリコン膜、１１．１２はレジス
ト、Ｉ３はＭＯ３素子ゲート領域である。

Claims (1)

【特許請求の範囲】
1. （１）第２ゲートを有する不揮発性メモリ用能動素子と
   、この素子の周囲にＭＩＳ素子とを、同一チップ上に備
   えた半導体装置の製造方法おいて、半導体基体上にフィ
   ールド絶縁膜とゲート絶縁膜とを形成する第１工程と、 次いで、第１層目の半導体薄膜を形成すると共に、この
   半導体薄膜表面に絶縁膜を形成する第２工程と、 該第２工程で形成された絶縁膜のうち、前記ＭＩＳ素子
   のゲートに相当する部分を選択的に除去する第３工程と
   、 さらに、第２層目の半導体薄膜膜を形成し、次いで、前
   記不揮発性メモリ用能動素子及びＭＩＳ素子のゲートパ
   タニングを行う第４工程と、を備えてなることを特徴と
   する半導体装置の製造方法。