JPH03295275A - 薄膜スイッチング素子アレイ - Google Patents
薄膜スイッチング素子アレイInfo
- Publication number
- JPH03295275A JPH03295275A JP2096542A JP9654290A JPH03295275A JP H03295275 A JPH03295275 A JP H03295275A JP 2096542 A JP2096542 A JP 2096542A JP 9654290 A JP9654290 A JP 9654290A JP H03295275 A JPH03295275 A JP H03295275A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- thin film
- drain electrode
- film transistor
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
- H10W42/20—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6723—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device having light shields
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F77/00—Constructional details of devices covered by this subclass
- H10F77/30—Coatings
- H10F77/306—Coatings for devices having potential barriers
- H10F77/331—Coatings for devices having potential barriers for filtering or shielding light, e.g. multicolour filters for photodetectors
- H10F77/334—Coatings for devices having potential barriers for filtering or shielding light, e.g. multicolour filters for photodetectors for shielding light, e.g. light blocking layers or cold shields for infrared detectors
Landscapes
- Thin Film Transistor (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は薄膜トランジスタに係り、特に高解像度のイメ
ージセンサ等の光電変換素子て発生した電荷を出力する
際の電荷転送部のスイッチング素子として利用される薄
膜トランンスタに関する。
ージセンサ等の光電変換素子て発生した電荷を出力する
際の電荷転送部のスイッチング素子として利用される薄
膜トランンスタに関する。
（従来の技術）
従来の薄膜トランンスタ（ＴＰＴ）について、特にイメ
ージセンサの電荷転送部としての薄膜トランンスタか知
られている。従来のイメージセンサにおいて、特に密着
型イメージセンサは、原稿等の画像情報を１幻］に投影
し、電気信号に変換するものである。この場合、投影し
た画像を多数の画素（光電変換素子）に分割し、各光電
変換素子で発生した電荷を薄膜トランジスタスイッチ素
子（Ｔ Ｐ Ｔ）を使って特定のブロック単位で配線群
の線間容量に一時蓄積して、電気信号として数百ＫＨ２
から数ＭＨ２までの速度で時系列的に順次読み出すＴＰ
Ｔ駆動型イメージセンサがある。
ージセンサの電荷転送部としての薄膜トランンスタか知
られている。従来のイメージセンサにおいて、特に密着
型イメージセンサは、原稿等の画像情報を１幻］に投影
し、電気信号に変換するものである。この場合、投影し
た画像を多数の画素（光電変換素子）に分割し、各光電
変換素子で発生した電荷を薄膜トランジスタスイッチ素
子（Ｔ Ｐ Ｔ）を使って特定のブロック単位で配線群
の線間容量に一時蓄積して、電気信号として数百ＫＨ２
から数ＭＨ２までの速度で時系列的に順次読み出すＴＰ
Ｔ駆動型イメージセンサがある。
二のＴＰＴ駆動型イメージセンサは、ＴＰＴの動作によ
り単一の駆動用ＩＣで読み取りが可能となるので、イメ
ージセンサを駆動する駆動用ＩＣの個数を少なくするも
のである。
り単一の駆動用ＩＣで読み取りが可能となるので、イメ
ージセンサを駆動する駆動用ＩＣの個数を少なくするも
のである。
このＴＰＴ駆動型イゼージセンサは、例えば、その等価
回路図を第７図に示すように、原稿幅と略同じ長さのラ
イン状の光電変換素子アレイ１１と、各光電変換素子１
１′に１：１に対応する複数個の薄膜トランジスタＴＩ
、ｊ （ｉ＝ｌ−Ｎ、 ｊ−１〜ｎ）から成る電荷転送
部１２と、配線群１３とから構成されている。
回路図を第７図に示すように、原稿幅と略同じ長さのラ
イン状の光電変換素子アレイ１１と、各光電変換素子１
１′に１：１に対応する複数個の薄膜トランジスタＴＩ
、ｊ （ｉ＝ｌ−Ｎ、 ｊ−１〜ｎ）から成る電荷転送
部１２と、配線群１３とから構成されている。
前記光電変換素子アレイ１１は、Ｎ個のブロックの受光
素子群に分割され、一つの光電変換素子群を形成するｎ
個の光電変換素子１１′は、フォトダイオードＰＤｉ、
ｊ （ｉ＝１〜Ｎ、 ｊ−１〜ｎ）により等偏曲に表す
ことかできる。各光電変換素子１１′は各薄膜トランジ
スタＴｉ、ｊのドレイン電極にそれぞれ接続されている
。そして、薄膜トランジスタＴＬｊのソース電極は、マ
トリックス状に形成された配線群１３を介して光電変換
素子群毎に共通信号線１４（ｎ本）にそれぞれ接続され
ている。
素子群に分割され、一つの光電変換素子群を形成するｎ
個の光電変換素子１１′は、フォトダイオードＰＤｉ、
ｊ （ｉ＝１〜Ｎ、 ｊ−１〜ｎ）により等偏曲に表す
ことかできる。各光電変換素子１１′は各薄膜トランジ
スタＴｉ、ｊのドレイン電極にそれぞれ接続されている
。そして、薄膜トランジスタＴＬｊのソース電極は、マ
トリックス状に形成された配線群１３を介して光電変換
素子群毎に共通信号線１４（ｎ本）にそれぞれ接続され
ている。
各薄膜トランジスタＴｉ、ｊのゲート電極には、ブロッ
ク毎に導通するようにゲートパルス発生回路（図示せず
）が接続されている。各光電変換素子１１′で発生する
光電荷は一定時間受光素子の寄生容量と薄膜トランジス
タのドレイン・ゲート間のオーバーラツプ容量に蓄積さ
れた後、薄膜トランジスタＴ ｉ、ｊを電荷転送用のス
イッチとして用いてブロック毎に順次配線群１３の線間
容量Ｃ１（ｉ−１〜ｎ）に転送蓄積される。すなわち、
ゲートパルス発生回路からのゲートパルスφＧｌにより
、第１のブロックの薄膜トランジスタＴ １，１〜Ｔ
ｌ、ｎがオンとなり、第１のブロックの各光電変換素子
１１′で発生して蓄積された電荷が各線間容量Ｃｊに転
送蓄積される。そして、各線間容量Ｃｊに蓄積された電
荷により各共通信号線１４の電位が変化し、この電圧値
を駆動用ＩＣｌ３内のアナ０グスイツチＳ Ｗ ｉ （
ｉ−１〜ｎ）を順次オンして次系列的に出力線１６に抽
出する。そして、ゲートパルスφＧ２〜φＧＮにより第
２〜第Ｎのブロックの薄膜トランジスタＴ２，１〜Ｔ２
．ｎからＴＮ、ｌ −ＴＮ、ｎまてがそれぞれオンする
ことによりブロック毎に光電変換素子側の電荷か転送さ
れ、順次読み出すことにより原稿の主走査方向の１ライ
ンの画像信号を得、ローラ等の原稿送り手段（（支）示
せず）により原稿を移動させて前記動作を繰り返し、原
稿全体の画像信号を得るものである（特開昭６３９３５
８号、特開昭６３−６７７７２号公報を参照）。
ク毎に導通するようにゲートパルス発生回路（図示せず
）が接続されている。各光電変換素子１１′で発生する
光電荷は一定時間受光素子の寄生容量と薄膜トランジス
タのドレイン・ゲート間のオーバーラツプ容量に蓄積さ
れた後、薄膜トランジスタＴ ｉ、ｊを電荷転送用のス
イッチとして用いてブロック毎に順次配線群１３の線間
容量Ｃ１（ｉ−１〜ｎ）に転送蓄積される。すなわち、
ゲートパルス発生回路からのゲートパルスφＧｌにより
、第１のブロックの薄膜トランジスタＴ １，１〜Ｔ
ｌ、ｎがオンとなり、第１のブロックの各光電変換素子
１１′で発生して蓄積された電荷が各線間容量Ｃｊに転
送蓄積される。そして、各線間容量Ｃｊに蓄積された電
荷により各共通信号線１４の電位が変化し、この電圧値
を駆動用ＩＣｌ３内のアナ０グスイツチＳ Ｗ ｉ （
ｉ−１〜ｎ）を順次オンして次系列的に出力線１６に抽
出する。そして、ゲートパルスφＧ２〜φＧＮにより第
２〜第Ｎのブロックの薄膜トランジスタＴ２，１〜Ｔ２
．ｎからＴＮ、ｌ −ＴＮ、ｎまてがそれぞれオンする
ことによりブロック毎に光電変換素子側の電荷か転送さ
れ、順次読み出すことにより原稿の主走査方向の１ライ
ンの画像信号を得、ローラ等の原稿送り手段（（支）示
せず）により原稿を移動させて前記動作を繰り返し、原
稿全体の画像信号を得るものである（特開昭６３９３５
８号、特開昭６３−６７７７２号公報を参照）。
次に、上記従来のイメージセンサにおける薄膜トランジ
スタの具体的構成とその製造方法について説明する。
スタの具体的構成とその製造方法について説明する。
従来のイメージセンサの薄膜トランジスタの構成は、第
５図の平面説明図と第５図のＢ−Ｂ’部分の断面説明図
である第６図に示すように、ガラスまたはセラミックの
絶縁性基板１上にゲート電極２としてのクロム（Ｃｒ）
層、ゲート絶縁層３としてのシリコン窒化膜（ＳｉＮｘ
）、半導体活性層４としての水素化アモルファスシリコ
ン（ａＳｉ：Ｈ）層、ゲート電極３に対向するよう設け
られたチャネル保護絶縁膜５としてのシリコン窒化膜（
Ｓ ｉＮｘ ） 、オーミックコンタクト層６としての
ｎ十水素化アモルファスシリコン（ｎ＋ａ−５ｉ：Ｈ）
層、ドレイン電極７部分とソース電極８部分としてのク
ロム（Ｃｒ）層、その上に絶縁層としてポリイミド層、
更にその上に配線層９ａまたはチャネル保護絶縁膜５の
上部においてはａ−３ｉ：Ｈ層の遮光用としてのアルミ
ニウム層９とを順次積層した逆スタガ構造のトランジス
タである。
５図の平面説明図と第５図のＢ−Ｂ’部分の断面説明図
である第６図に示すように、ガラスまたはセラミックの
絶縁性基板１上にゲート電極２としてのクロム（Ｃｒ）
層、ゲート絶縁層３としてのシリコン窒化膜（ＳｉＮｘ
）、半導体活性層４としての水素化アモルファスシリコ
ン（ａＳｉ：Ｈ）層、ゲート電極３に対向するよう設け
られたチャネル保護絶縁膜５としてのシリコン窒化膜（
Ｓ ｉＮｘ ） 、オーミックコンタクト層６としての
ｎ十水素化アモルファスシリコン（ｎ＋ａ−５ｉ：Ｈ）
層、ドレイン電極７部分とソース電極８部分としてのク
ロム（Ｃｒ）層、その上に絶縁層としてポリイミド層、
更にその上に配線層９ａまたはチャネル保護絶縁膜５の
上部においてはａ−３ｉ：Ｈ層の遮光用としてのアルミ
ニウム層９とを順次積層した逆スタガ構造のトランジス
タである。
遮光用のアルミニウム層９は、チャネル保護絶縁膜５を
透過してａ−５ｉ：Ｈ層に光か入り込んで光電変換作用
を引き起こすのを防くために設けられている。そして、
ドレイン電極７には光電変換素子１１′の透明電極１０
からの配線９ａか接続されている。ここてオーミックコ
ンタクト層６はドレイン電ｔＭ７に接触する部分の層６
ａとソス電極８に接触する部分の層６ｂとに分割して形
成されている。また、ドレイン電極７部分とソス電極８
部分としてのクロム（Ｃｒ）層はそのオミックコンタク
ト層６の６ａと６ｂをそれぞれ覆うように形成されてい
る。上記クロム（Ｃｒ）層は、配線層のアルミニウムの
蒸着またはスパッタ法による着膜時のダメージを防ぎ、
オーミックコンタクト層６のｎ”ａ−５ｉ：Ｈの特性を
保持する役割を果たしている。
透過してａ−５ｉ：Ｈ層に光か入り込んで光電変換作用
を引き起こすのを防くために設けられている。そして、
ドレイン電極７には光電変換素子１１′の透明電極１０
からの配線９ａか接続されている。ここてオーミックコ
ンタクト層６はドレイン電ｔＭ７に接触する部分の層６
ａとソス電極８に接触する部分の層６ｂとに分割して形
成されている。また、ドレイン電極７部分とソス電極８
部分としてのクロム（Ｃｒ）層はそのオミックコンタク
ト層６の６ａと６ｂをそれぞれ覆うように形成されてい
る。上記クロム（Ｃｒ）層は、配線層のアルミニウムの
蒸着またはスパッタ法による着膜時のダメージを防ぎ、
オーミックコンタクト層６のｎ”ａ−５ｉ：Ｈの特性を
保持する役割を果たしている。
また、従来の薄膜トランジスタの製造方法は、絶縁性基
板１上にゲート電極２としてのクロム（Ｃｒ）を蒸着し
、フォトリソ法により所定の形状にバターニングしてゲ
ート電極２を形成する。
板１上にゲート電極２としてのクロム（Ｃｒ）を蒸着し
、フォトリソ法により所定の形状にバターニングしてゲ
ート電極２を形成する。
次にゲート電極２の絶縁層（ゲート絶縁層３）としてシ
リコン窒化膜（Ｓ ｉ Ｎｘ ）を着膜し、このゲート
絶縁層３上に半導体活性層４としＣの水素化アモルファ
スシリコン（ａ−３ｉ：Ｈ）をプラズマＣＶＤ法により
着膜し、更にシリコン窒化膜（Ｓ ｉ ＮＸ ）の絶縁
膜（チャネル保護絶縁膜５）を着膜する。そして、シリ
コン窒化膜（ＳｉＮｘ）の絶縁膜をフォトリソ法により
バターニングしてチャネル保護絶縁膜５の形状を形成す
る。この上にオーミックコンタクト層６としてのｎ半水
素化アモルファスシリコン（ｎ” ａ−３ｉ ： Ｈ）
をプラズマＣＶＤ法により着膜し、次にＴＰＴのドレイ
ン電極７とソース電極８となるクロム（Ｃｒ）層をＤＣ
マグネトロンスパッタにより着膜し、その上にフォトレ
ジストを塗布する。チャネル保護絶縁膜５の上部中央部
分を開けるように、上記クロム（Ｃｒ）層をフォトリソ
工程とエツチング工程でバターニングし、エツチングし
て、ドレイン電極７とソース電極８を形成する。次にＨ
Ｆ、と０２の混合ガスを用いてエツチングを行うと、Ｃ
ｒとＳ ｉ Ｎｘのない部分がエツチングされ、オミッ
クコンタクト層６のｎ”ａ−３ｉ：Ｈ層と半導体活性層
４のａ−３ｉ：Ｈ層のパターンが形成される。この上に
絶縁層としてポリイミドを塗布し、コンタクトホールを
フォトリソエツチングにて形成し、アルミニウムをＤＣ
マグネトロンスパッタで着膜し、配線層または遮光用と
してのアルミニウム層９を形成する。
リコン窒化膜（Ｓ ｉ Ｎｘ ）を着膜し、このゲート
絶縁層３上に半導体活性層４としＣの水素化アモルファ
スシリコン（ａ−３ｉ：Ｈ）をプラズマＣＶＤ法により
着膜し、更にシリコン窒化膜（Ｓ ｉ ＮＸ ）の絶縁
膜（チャネル保護絶縁膜５）を着膜する。そして、シリ
コン窒化膜（ＳｉＮｘ）の絶縁膜をフォトリソ法により
バターニングしてチャネル保護絶縁膜５の形状を形成す
る。この上にオーミックコンタクト層６としてのｎ半水
素化アモルファスシリコン（ｎ” ａ−３ｉ ： Ｈ）
をプラズマＣＶＤ法により着膜し、次にＴＰＴのドレイ
ン電極７とソース電極８となるクロム（Ｃｒ）層をＤＣ
マグネトロンスパッタにより着膜し、その上にフォトレ
ジストを塗布する。チャネル保護絶縁膜５の上部中央部
分を開けるように、上記クロム（Ｃｒ）層をフォトリソ
工程とエツチング工程でバターニングし、エツチングし
て、ドレイン電極７とソース電極８を形成する。次にＨ
Ｆ、と０２の混合ガスを用いてエツチングを行うと、Ｃ
ｒとＳ ｉ Ｎｘのない部分がエツチングされ、オミッ
クコンタクト層６のｎ”ａ−３ｉ：Ｈ層と半導体活性層
４のａ−３ｉ：Ｈ層のパターンが形成される。この上に
絶縁層としてポリイミドを塗布し、コンタクトホールを
フォトリソエツチングにて形成し、アルミニウムをＤＣ
マグネトロンスパッタで着膜し、配線層または遮光用と
してのアルミニウム層９を形成する。
（発明が解決しようとする課題）
しかしながら、上記のような従来の薄膜トランジスタの
構成であって、隣接する薄膜トランジスタの距離か近い
場合には、電圧変化の大きいドレイン電極と隣接する薄
膜トランジスタのソース電極との間に結合容量が発生し
、隣接する薄膜トランジスタのソース電極に電圧変化の
影響を与えてしまうとの問題点かあった。
構成であって、隣接する薄膜トランジスタの距離か近い
場合には、電圧変化の大きいドレイン電極と隣接する薄
膜トランジスタのソース電極との間に結合容量が発生し
、隣接する薄膜トランジスタのソース電極に電圧変化の
影響を与えてしまうとの問題点かあった。
そのため、従来は、隣接する薄膜トランジスタの間にシ
ールドするためのグランド線を設けて、隣接する薄膜ト
ランジスタのソース電極への影響を防くことも行われて
いたが、イメージセンサの解像度を高くするために、光
電変換素子の密度を高くする必要かあって、第５図の平
面説明図に示すような場合には、隣接する薄膜トランジ
スタの間にグランド線を設けることか不可能となり、高
解像度のイメージセンサにおける隣接する薄膜トランジ
スタへの影響を防くことか困難になるとの問題へかあっ
た。
ールドするためのグランド線を設けて、隣接する薄膜ト
ランジスタのソース電極への影響を防くことも行われて
いたが、イメージセンサの解像度を高くするために、光
電変換素子の密度を高くする必要かあって、第５図の平
面説明図に示すような場合には、隣接する薄膜トランジ
スタの間にグランド線を設けることか不可能となり、高
解像度のイメージセンサにおける隣接する薄膜トランジ
スタへの影響を防くことか困難になるとの問題へかあっ
た。
本発明は上記実情に鑑みてなされたもので、高解像度の
イメージセンサにおいて、隣接する薄膜トランジスタの
間にグランド線を設けることなく、隣接する薄膜トラン
ジスタへの影響を少なくすることのできる構造の薄膜ト
ランジスタを提供することを目的とする。
イメージセンサにおいて、隣接する薄膜トランジスタの
間にグランド線を設けることなく、隣接する薄膜トラン
ジスタへの影響を少なくすることのできる構造の薄膜ト
ランジスタを提供することを目的とする。
（課題を解決するための手段）
上記従来例の問題点を解決するための請求項１記載の発
明は、ゲート電極上に第１の絶縁層を介して半導体層を
有し、前記半導体層上に形成された第２の絶縁層を隔て
てドレイン電極とソース電極か形成され、前記第２の絶
縁層の上に第３の絶縁層を介して金属層か設けられてい
る薄膜トランジスタにおいて、前記金属層を前記ドレイ
ン電極の上部をも覆うようにしたことを特徴としている
。
明は、ゲート電極上に第１の絶縁層を介して半導体層を
有し、前記半導体層上に形成された第２の絶縁層を隔て
てドレイン電極とソース電極か形成され、前記第２の絶
縁層の上に第３の絶縁層を介して金属層か設けられてい
る薄膜トランジスタにおいて、前記金属層を前記ドレイ
ン電極の上部をも覆うようにしたことを特徴としている
。
上記従来例の問題点を解決するだめの請求項２肥載の発
明は、ゲート電極上に第１の絶縁層を介して半導体層を
有し、前記半導体層上に形成された第２の絶縁層を隔て
てドレイン電極とソース電極か形成され、前記第２の絶
縁層の上に第３の絶縁層を介して金属層が設けられてい
る薄膜トランジスタにおいて、前記金属層を前記ドレ・
イン電極と前記ソース電極の上部をも覆うようにした二
とを特徴としている。
明は、ゲート電極上に第１の絶縁層を介して半導体層を
有し、前記半導体層上に形成された第２の絶縁層を隔て
てドレイン電極とソース電極か形成され、前記第２の絶
縁層の上に第３の絶縁層を介して金属層が設けられてい
る薄膜トランジスタにおいて、前記金属層を前記ドレ・
イン電極と前記ソース電極の上部をも覆うようにした二
とを特徴としている。
（作用）
請求項１記載の発明によれば、薄膜トランジスタにおい
て、半導体層を遮光するために半導体層上部に設けられ
た金属層を、ドレイン電極を覆うように広めに形成して
いるので、従来、ドレイン電極から隣接する薄膜トラン
ジスタのソース電極に対して結合容量が発生していたも
のを、この広めに形成した金属層に対して発生させるこ
ととし、隣接する薄膜トランジスタのソース電極への！
気的影響を少なくできる。
て、半導体層を遮光するために半導体層上部に設けられ
た金属層を、ドレイン電極を覆うように広めに形成して
いるので、従来、ドレイン電極から隣接する薄膜トラン
ジスタのソース電極に対して結合容量が発生していたも
のを、この広めに形成した金属層に対して発生させるこ
ととし、隣接する薄膜トランジスタのソース電極への！
気的影響を少なくできる。
請求項２記載の発明によれば、薄膜トランジスタにおい
て、半導体層を遮光するために半導体層上部に設けられ
た金属層を、ドレイン電極とソース電極の双方を覆うよ
うに広めに形成しているので、従来、ドレイン電極から
隣接する薄膜トランジスタのソース電極に対して結合容
量が発生していたものを、この広めに形成した金属層に
対して発生させることとし、隣接する薄膜トランジスタ
のソース電極への電気的影響を少なくてきるし、また、
設計上、ソース電極に更に容量を持たせたい場合に、ソ
ース電極を覆うように広めに形成した金属層とソース電
極との間の結合容量にて容量を増やすことができる。
て、半導体層を遮光するために半導体層上部に設けられ
た金属層を、ドレイン電極とソース電極の双方を覆うよ
うに広めに形成しているので、従来、ドレイン電極から
隣接する薄膜トランジスタのソース電極に対して結合容
量が発生していたものを、この広めに形成した金属層に
対して発生させることとし、隣接する薄膜トランジスタ
のソース電極への電気的影響を少なくてきるし、また、
設計上、ソース電極に更に容量を持たせたい場合に、ソ
ース電極を覆うように広めに形成した金属層とソース電
極との間の結合容量にて容量を増やすことができる。
（実施例）
本発明の一実施例について図面を参照しながら説明する
。
。
第１図は、本発明の一実施例に係る薄膜トランジスタの
平面説明図であり、第２図は、第１図のＡ−Ａ’部分の
断面説明図である。第５図、第６図と同様の構成をとる
部分については同一の符号を使って説明する。
平面説明図であり、第２図は、第１図のＡ−Ａ’部分の
断面説明図である。第５図、第６図と同様の構成をとる
部分については同一の符号を使って説明する。
本実施例の薄膜トランジスタ（Ｔ Ｐ Ｔ）の構成は、
ガラスまたはセラミック等の絶縁性の基板１上にゲート
電極２としてのクロム（Ｃｒ）層、ゲト絶縁層３として
のシリコン窒化膜（ＳｉＮｘ１）、半導体活性層４とし
ての水素化アモルファスシリコン（ａ−５ｉ・Ｈ）層、
チャネル保護絶縁膜５としてのシリコン窒化膜（ＳｉＮ
ｘ２）、オーミックコンタクト層６としてのｎ生水素化
アモルファスシリコン（ｎ” ａ−５ｉ ：Ｈ）層、ド
レイン電極７とソース電極８としてのクロム（Ｃｒ）層
か順次形成され、その上にポリイミド等の絶縁層を介し
てアルミニウム（Ａ１）によるアルミニウム層９とを順
次積層した逆スタガ構造のトランジスタである。
ガラスまたはセラミック等の絶縁性の基板１上にゲート
電極２としてのクロム（Ｃｒ）層、ゲト絶縁層３として
のシリコン窒化膜（ＳｉＮｘ１）、半導体活性層４とし
ての水素化アモルファスシリコン（ａ−５ｉ・Ｈ）層、
チャネル保護絶縁膜５としてのシリコン窒化膜（ＳｉＮ
ｘ２）、オーミックコンタクト層６としてのｎ生水素化
アモルファスシリコン（ｎ” ａ−５ｉ ：Ｈ）層、ド
レイン電極７とソース電極８としてのクロム（Ｃｒ）層
か順次形成され、その上にポリイミド等の絶縁層を介し
てアルミニウム（Ａ１）によるアルミニウム層９とを順
次積層した逆スタガ構造のトランジスタである。
ここで、オーミックコンタクト層６は、ドレイン電極７
に接触する部分６８層とソース電極８に接触する部分６
ｂ層と分離して形成され、その上のＣｒ層もドレイン電
極７とソース電極８とに分、離して形成されている。
に接触する部分６８層とソース電極８に接触する部分６
ｂ層と分離して形成され、その上のＣｒ層もドレイン電
極７とソース電極８とに分、離して形成されている。
本実施例においては、第１図と第２図に示すように、ａ
−３ｉ：Ｈの半導体活性層４の遮光用としてチャネル保
護絶縁膜５の上部に形成されたアルミニウム層９がドレ
イン電極７上部を広く覆うように形成されている。従っ
て、従来ドレイン電極７上にコンタクトホールを設けて
光電変換素子の透明電極１０からの配線９ａが接続され
ていたが、この代りに、ドレイン電極７ＯＣｒ層の一部
を光電変換素子側に引き出して、光電変換素子の透明電
極１０からの配線９ａを接続することとしている。第２
図の断面説明図では、破線部分にて折り曲げられた場合
の図であるため、ドレイン電極７上部を覆っているよう
に見えないが、第１図の平面説明図から分るように、ド
レイン電極７上部をポリイミド等の絶縁層を介してアル
ミニウム層９が覆っている構成となっている。
−３ｉ：Ｈの半導体活性層４の遮光用としてチャネル保
護絶縁膜５の上部に形成されたアルミニウム層９がドレ
イン電極７上部を広く覆うように形成されている。従っ
て、従来ドレイン電極７上にコンタクトホールを設けて
光電変換素子の透明電極１０からの配線９ａが接続され
ていたが、この代りに、ドレイン電極７ＯＣｒ層の一部
を光電変換素子側に引き出して、光電変換素子の透明電
極１０からの配線９ａを接続することとしている。第２
図の断面説明図では、破線部分にて折り曲げられた場合
の図であるため、ドレイン電極７上部を覆っているよう
に見えないが、第１図の平面説明図から分るように、ド
レイン電極７上部をポリイミド等の絶縁層を介してアル
ミニウム層９が覆っている構成となっている。
この場合、アルミニウム層９をドレイン電極７の幅より
広くして外側に引き出すようにすれば、ドレイン電極７
と隣接する薄膜トランジスタのソス電極８との間に起こ
る結合容量の多くを当該アルミニウム層９との間で発生
させることかでき、ドレイン電極７の電圧変化の影響の
多くを隣接する薄膜トランジスタのソース電極８に与え
なくて済み、アルミニウム層９かシールドの役割を果た
すようになっている。そして、当該アルミニウム層９は
接地されるか、または一定電位となるような構成となっ
ている。
広くして外側に引き出すようにすれば、ドレイン電極７
と隣接する薄膜トランジスタのソス電極８との間に起こ
る結合容量の多くを当該アルミニウム層９との間で発生
させることかでき、ドレイン電極７の電圧変化の影響の
多くを隣接する薄膜トランジスタのソース電極８に与え
なくて済み、アルミニウム層９かシールドの役割を果た
すようになっている。そして、当該アルミニウム層９は
接地されるか、または一定電位となるような構成となっ
ている。
次に、本発明に係る一実施例の薄膜ｌ・ランシスタの製
造方法について説明する。
造方法について説明する。
まず、検査、洗浄されたガラス等の絶縁性基板１上に、
ゲート電極２となるクロム（Ｃｒ）層をＤＣスパッタ法
により７５０Ａ程度の厚さで約１５０℃の温度にて着膜
する。
ゲート電極２となるクロム（Ｃｒ）層をＤＣスパッタ法
により７５０Ａ程度の厚さで約１５０℃の温度にて着膜
する。
次に、クロム（Ｃｒ）層をフォトリソ工程とエツチング
工程によりバターニングしゲート電極２の形状を形成す
る。そしてアルカリ洗浄を行い、クロムパターン上に薄
膜トランジスタのゲート絶縁層３とその上の半導体活性
層４とまたその上のチャネル保護絶縁膜５を形成するた
めに、シリコン窒化膜（ＳｉＮｘｌ）を３０００Ａ程度
の厚さで、水素化アモルファスシリコン（ａ−３ｉ：Ｈ
）層を５００Ａ程度の厚さて、シリコン窒化膜（ＳｉＮ
ｘ２）を１．５００ Ａ程度の厚さて順に真空を破らず
にプラズマＣＶＤ （Ｐ−ＣＶＤ）にヨリ連続着膜する
。真空を破らすに連続的に着膜することでそれぞれの界
面の汚染を防くことができ、特性の安定化を図ることが
できる。
工程によりバターニングしゲート電極２の形状を形成す
る。そしてアルカリ洗浄を行い、クロムパターン上に薄
膜トランジスタのゲート絶縁層３とその上の半導体活性
層４とまたその上のチャネル保護絶縁膜５を形成するた
めに、シリコン窒化膜（ＳｉＮｘｌ）を３０００Ａ程度
の厚さで、水素化アモルファスシリコン（ａ−３ｉ：Ｈ
）層を５００Ａ程度の厚さて、シリコン窒化膜（ＳｉＮ
ｘ２）を１．５００ Ａ程度の厚さて順に真空を破らず
にプラズマＣＶＤ （Ｐ−ＣＶＤ）にヨリ連続着膜する
。真空を破らすに連続的に着膜することでそれぞれの界
面の汚染を防くことができ、特性の安定化を図ることが
できる。
ゲート絶縁層３の５ｉＮｘｌ膜をＰ−ＣＶＤて形成つ−
る条件は、基板温度が約３５０℃で、ＳｉＨ，とＮＨ，
のガス圧力が０． １〜０． ５Ｔｏｒｒで、ＳｉＨ，
ガス流量が１０〜５０ｓｃｃＩＩＩて、ＮＨ，のガス流
量が１００〜３００ｓｅｃｍで、ＲＦパワーが５０〜２
００Ｗである。
る条件は、基板温度が約３５０℃で、ＳｉＨ，とＮＨ，
のガス圧力が０． １〜０． ５Ｔｏｒｒで、ＳｉＨ，
ガス流量が１０〜５０ｓｃｃＩＩＩて、ＮＨ，のガス流
量が１００〜３００ｓｅｃｍで、ＲＦパワーが５０〜２
００Ｗである。
半導体活性層４のａ−５ｉ：Ｈ膜をＰ−ＣＶＤて形成す
る条件は、基板温度か約２７５℃で、ＳｉＨ，のガス圧
力が０． １〜０． ５Ｔｏｒｒで、ＳｉＨ，ガス流量
が１００−３００ｓｅｃｍで、ＲＦパワーが５０〜２０
０Ｗである。
る条件は、基板温度か約２７５℃で、ＳｉＨ，のガス圧
力が０． １〜０． ５Ｔｏｒｒで、ＳｉＨ，ガス流量
が１００−３００ｓｅｃｍで、ＲＦパワーが５０〜２０
０Ｗである。
チャネル保護絶縁膜５の５ｉＮｘ２膜をＰ−ＣＶＤで形
成する条件は、基板温度が約２７５℃で、ＳｉＨ，とＮ
Ｈｌのガス圧力が０．１〜０． ５Ｔ。
成する条件は、基板温度が約２７５℃で、ＳｉＨ，とＮ
Ｈｌのガス圧力が０．１〜０． ５Ｔ。
ｒｒて、ＳｉＨ，ガス流量が１０〜５０ｓｅｃｍで、Ｎ
Ｈ２のガス流量が１００−３００ｓｅｃｍで、ＲＦパワ
ーが５０〜２００Ｗである。
Ｈ２のガス流量が１００−３００ｓｅｃｍで、ＲＦパワ
ーが５０〜２００Ｗである。
次に、ゲート電極２に対応するような形状でトップ絶縁
層３を形成さるために、トップ絶縁層３の上にレジスト
を塗布し、そしてフォトリソマスクを用いて露光・現像
を行い、ＨＦとＮＨ，Ｆの混合液でエツチングして、レ
ジスト剥離を行ってトップ絶縁層３のパターンを形成す
る。
層３を形成さるために、トップ絶縁層３の上にレジスト
を塗布し、そしてフォトリソマスクを用いて露光・現像
を行い、ＨＦとＮＨ，Ｆの混合液でエツチングして、レ
ジスト剥離を行ってトップ絶縁層３のパターンを形成す
る。
さらにＢＨＦ処理を行い、その上にオーミックコンタク
ト層６としてｎ生型のａ−３ｉ：ＨをＰＣＶＤ＋、：よ
り１０００Ａ程度の厚さで約２５０℃程度の温度で着膜
する。次に、ＴＦＴのドレイン電極７とソース電極８の
第２のＣｒ層をＤＣ？ダネトロンスバッタにより１５０
０八程度の厚さで着膜する。
ト層６としてｎ生型のａ−３ｉ：ＨをＰＣＶＤ＋、：よ
り１０００Ａ程度の厚さで約２５０℃程度の温度で着膜
する。次に、ＴＦＴのドレイン電極７とソース電極８の
第２のＣｒ層をＤＣ？ダネトロンスバッタにより１５０
０八程度の厚さで着膜する。
この後、ソース電極８とドレイン電極７を形成するため
のフォトリソマスクを用い、フォトリソ法により露光現
像を行いレジストパターンを形成し、硝酸セリウムアン
モニウム、過塩素酸と水の混合液を用いたエツチング工
程で、パターニングを行い、レジスト剥離を行う。この
バターニングにおいて、ドレイン電Ｉｆｉ！７の一部を
光電変換素子側に引き延ばした形のパターンが形成され
ることになる。
のフォトリソマスクを用い、フォトリソ法により露光現
像を行いレジストパターンを形成し、硝酸セリウムアン
モニウム、過塩素酸と水の混合液を用いたエツチング工
程で、パターニングを行い、レジスト剥離を行う。この
バターニングにおいて、ドレイン電Ｉｆｉ！７の一部を
光電変換素子側に引き延ばした形のパターンが形成され
ることになる。
次にＣＦ、 と０２の混合ガスでドライエツチングを行
うと、Ｃｒ２部分と５ｉＮＸ部分がエツチングされずに
残り、結局、Ｃｒ２部分とＳｉＮｘ部分が形成されてい
ないオーミックコンタクト層６のｎ生型のａ−５ｉ：Ｈ
層部分と半導体活性層４のａ−５ｉ：Ｈ層部分かエツチ
ングされて除去されて、半導体活性層４のパターンか形
成さ１１、更にオーミックコンタクト層６も分割されて
ドレイン電極ｓ極の一部６ａとソース電極の一部６ｂの
パターンが形成される。
うと、Ｃｒ２部分と５ｉＮＸ部分がエツチングされずに
残り、結局、Ｃｒ２部分とＳｉＮｘ部分が形成されてい
ないオーミックコンタクト層６のｎ生型のａ−５ｉ：Ｈ
層部分と半導体活性層４のａ−５ｉ：Ｈ層部分かエツチ
ングされて除去されて、半導体活性層４のパターンか形
成さ１１、更にオーミックコンタクト層６も分割されて
ドレイン電極ｓ極の一部６ａとソース電極の一部６ｂの
パターンが形成される。
次に、イメージセンサ全体を覆うように絶縁層を形成す
るために、ポリイミドを１３０００Ａ程度の厚さで塗布
し、１６０℃程度でブリヘークを行ってフォトリソエツ
チング工程でパターン形成を行い、再度ヘーキングする
。
るために、ポリイミドを１３０００Ａ程度の厚さで塗布
し、１６０℃程度でブリヘークを行ってフォトリソエツ
チング工程でパターン形成を行い、再度ヘーキングする
。
次に、アルミニウム（Ａ１）をＤＣマグネトロンスパッ
タにより薄膜トランジスタを覆うように１５００ＱＡ程
度の厚さて約１５０℃程度の温度で着膜し、ドレイン電
極７上部をドレイン電極７の幅より広く覆うようなパタ
ーンをｉするためにフォトリソエツチング工程でパタ一
二ノグする。これにより、ａ−５ｉ：Ｈ層の遮光用とし
て、またドレイン電極７からの電圧変化の影響をシール
トするためのシールド用としてのアルミニウム層９が形
成される。
タにより薄膜トランジスタを覆うように１５００ＱＡ程
度の厚さて約１５０℃程度の温度で着膜し、ドレイン電
極７上部をドレイン電極７の幅より広く覆うようなパタ
ーンをｉするためにフォトリソエツチング工程でパタ一
二ノグする。これにより、ａ−５ｉ：Ｈ層の遮光用とし
て、またドレイン電極７からの電圧変化の影響をシール
トするためのシールド用としてのアルミニウム層９が形
成される。
本実施例の薄膜トランジスタによれば、ａ−８ｉ：Ｈの
半導体活性層４を遮光するために半導体活性層４上のチ
ャネル保護絶縁膜５上部に設けられたアルミニウム層９
を、ドレイン電極７を覆うようにドレイン電極７の外側
方向へ突出させて広めに形成しているので、隣接する薄
膜トランジスタ間にグランド線を配置できないような場
合に、隣接する薄膜トランジスタのソース電極８に対し
て結合容量が発生して、電圧変化の影響を与えていたも
のを、この広めに形成したアルミニウム層９の存在によ
って、その下部のドレイン電極７とアルミニウム層９の
間に結合容量を発生させ、電圧変化の影響をアルミニウ
ム層９にて受は止めることとし、ドレイン電極７から隣
接する薄膜トランジスタのソース電極８への電圧変化に
よる影響を少なくできる効果がある。
半導体活性層４を遮光するために半導体活性層４上のチ
ャネル保護絶縁膜５上部に設けられたアルミニウム層９
を、ドレイン電極７を覆うようにドレイン電極７の外側
方向へ突出させて広めに形成しているので、隣接する薄
膜トランジスタ間にグランド線を配置できないような場
合に、隣接する薄膜トランジスタのソース電極８に対し
て結合容量が発生して、電圧変化の影響を与えていたも
のを、この広めに形成したアルミニウム層９の存在によ
って、その下部のドレイン電極７とアルミニウム層９の
間に結合容量を発生させ、電圧変化の影響をアルミニウ
ム層９にて受は止めることとし、ドレイン電極７から隣
接する薄膜トランジスタのソース電極８への電圧変化に
よる影響を少なくできる効果がある。
また、本実施例では、ソース電極８上部にアルミニウム
層９を設けなかったのは、ソース電極８側に余分な容量
を付加することになると、転送される電荷を受ける側の
容量が大きくなり、転送効率が悪くなって出力される電
位差が小さくなり過ぎて、イメージセンサの感度を低下
させることになるため、これを防止するための処置であ
る。
層９を設けなかったのは、ソース電極８側に余分な容量
を付加することになると、転送される電荷を受ける側の
容量が大きくなり、転送効率が悪くなって出力される電
位差が小さくなり過ぎて、イメージセンサの感度を低下
させることになるため、これを防止するための処置であ
る。
別の実施例として、第３図の平面説明図に示すように、
ドレイン電極７とソース電極８の双方の上部にアルミニ
ウム層９を広く形成し、アルミニウム層９を接地、また
は一定電位とすることも考えられる。このような構成に
することで、上記実施例と同様の隣接する薄膜トランジ
スタのソース電極８への電圧変化による影響を少なくて
きる効果があるが、加えて、設計上、ソース電極８に更
に容量を持たせたい場合に、ソース電極８をも覆うよう
に広めに形成したアルミニウム層９とその下部のソース
電極８との間に発生する結合容量にて容量を増やすこと
ができる効果がある。
ドレイン電極７とソース電極８の双方の上部にアルミニ
ウム層９を広く形成し、アルミニウム層９を接地、また
は一定電位とすることも考えられる。このような構成に
することで、上記実施例と同様の隣接する薄膜トランジ
スタのソース電極８への電圧変化による影響を少なくて
きる効果があるが、加えて、設計上、ソース電極８に更
に容量を持たせたい場合に、ソース電極８をも覆うよう
に広めに形成したアルミニウム層９とその下部のソース
電極８との間に発生する結合容量にて容量を増やすこと
ができる効果がある。
更に、もうひとつ別の実施例として、第４図の平面説明
図に示すように、ドレイン電極７上部にアルミニウム層
９を形成せず、ソース電極８の上部を覆うように広めに
形成し、アルミニウム層９を接地、または一定電位とす
るようにした構成の薄膜トランジスタも考えられる。こ
のような構成にしたのは、ドレイン電極７に設計上の理
由により容量を持たせたくない場合とドレイン電極７と
アルミニウム層９の間の静電破壊を防止する場合に有効
である。また、隣接するソース電極８の上部を広めに覆
うように外側方向に突出させて形成したアルミニウム層
９とドレイン電極７との間の距離が、ドレイン電極７と
隣接するソース電極８との間の距離より近いために、隣
接するアルミニウム層９とドレイン電極７との間で結合
容量が発生して、アルミニウム層９がシールドの役割を
果たすために、ドレイン電極７から隣接するソース電極
８への電圧変化による影響を少なくできる効果もある。
図に示すように、ドレイン電極７上部にアルミニウム層
９を形成せず、ソース電極８の上部を覆うように広めに
形成し、アルミニウム層９を接地、または一定電位とす
るようにした構成の薄膜トランジスタも考えられる。こ
のような構成にしたのは、ドレイン電極７に設計上の理
由により容量を持たせたくない場合とドレイン電極７と
アルミニウム層９の間の静電破壊を防止する場合に有効
である。また、隣接するソース電極８の上部を広めに覆
うように外側方向に突出させて形成したアルミニウム層
９とドレイン電極７との間の距離が、ドレイン電極７と
隣接するソース電極８との間の距離より近いために、隣
接するアルミニウム層９とドレイン電極７との間で結合
容量が発生して、アルミニウム層９がシールドの役割を
果たすために、ドレイン電極７から隣接するソース電極
８への電圧変化による影響を少なくできる効果もある。
（発明の効果）
請求項１記載の発明によれば、薄膜トランジスタにおい
て、半導体層を遮光するために第２の絶縁層上部に設け
られた金属層を、ドレイン電極を覆うように広めに形成
しているので、従来、ドレイン電極から隣接する薄膜ト
ランジスタのソース電極に対して結合容量か発生してい
たものを、この広めに形成した金属層に対して発生させ
ることとし、隣接する薄膜トランジスタのソース電極へ
の電気的影響を少なくてきる効果がある。
て、半導体層を遮光するために第２の絶縁層上部に設け
られた金属層を、ドレイン電極を覆うように広めに形成
しているので、従来、ドレイン電極から隣接する薄膜ト
ランジスタのソース電極に対して結合容量か発生してい
たものを、この広めに形成した金属層に対して発生させ
ることとし、隣接する薄膜トランジスタのソース電極へ
の電気的影響を少なくてきる効果がある。
請求項２記載の発明によれば、薄膜トランジスタにおい
て、半導体層を遮光するために第２の絶縁層上部に設け
られた金属層を、ドレイン電極とソース電極の双方を覆
うように広めに形成しているので、従来、ドレイン電極
から隣接する薄膜トランジスタのソース電極に対して結
合容量が発生していたものを、この広めに形成した金属
層に対して発生させることとし、隣接する薄膜トランジ
スタのソース電極への電気的影響を少なくてきる効果が
あるし、また、設計上、ソース電極に更に容量を持たせ
たい場合に、ソース電極を覆うコうに広めに形成した金
属層とソース電極との間の結合容量にて容量を増やすこ
とかできる効果かある。
て、半導体層を遮光するために第２の絶縁層上部に設け
られた金属層を、ドレイン電極とソース電極の双方を覆
うように広めに形成しているので、従来、ドレイン電極
から隣接する薄膜トランジスタのソース電極に対して結
合容量が発生していたものを、この広めに形成した金属
層に対して発生させることとし、隣接する薄膜トランジ
スタのソース電極への電気的影響を少なくてきる効果が
あるし、また、設計上、ソース電極に更に容量を持たせ
たい場合に、ソース電極を覆うコうに広めに形成した金
属層とソース電極との間の結合容量にて容量を増やすこ
とかできる効果かある。
第１図は本発明の一実施例に係る薄膜トランジスタの平
面説明図、第２図は第１図のＡ−Ａ’線部分断面説明図
、第３図は本発明の別の実施例に係る薄膜トランジスタ
の平面説明図、第４図は本発明のもうひとつ別の実施例
に係る薄膜トランジスタの平面説明図、第５図は従来の
薄膜トランジスタの平面説明図、第６図は第５図のＢ−
Ｂ’線部分断面説明図、第７図はイメージセンサの等価
回路図である。 １・・・・・・絶縁性基板 ２・・・・・・ゲート電極 ３・・・・・・ゲート絶縁層 ４・・・・・・半導体活性層 ５・・・・・・チャネル保護絶縁膜 ６・・・・・・オーミックコンタクト層７・・・・・・
ドレイン電極 ８・・・・・・ソース電極 ９・・・・・アルミニウム層 １０・・・・・・透明電極 第１図 Ａ１１′ １・・・・・・光電変換素子アレイ ２・・・・・・電荷転送部 ３・・・・・・配線群 ４・・・・・・共通信号線 ５・・・・・・駆動用ＩＣ ６・・・・・・出力線 第３図 第４図 第 ５図 １
面説明図、第２図は第１図のＡ−Ａ’線部分断面説明図
、第３図は本発明の別の実施例に係る薄膜トランジスタ
の平面説明図、第４図は本発明のもうひとつ別の実施例
に係る薄膜トランジスタの平面説明図、第５図は従来の
薄膜トランジスタの平面説明図、第６図は第５図のＢ−
Ｂ’線部分断面説明図、第７図はイメージセンサの等価
回路図である。 １・・・・・・絶縁性基板 ２・・・・・・ゲート電極 ３・・・・・・ゲート絶縁層 ４・・・・・・半導体活性層 ５・・・・・・チャネル保護絶縁膜 ６・・・・・・オーミックコンタクト層７・・・・・・
ドレイン電極 ８・・・・・・ソース電極 ９・・・・・アルミニウム層 １０・・・・・・透明電極 第１図 Ａ１１′ １・・・・・・光電変換素子アレイ ２・・・・・・電荷転送部 ３・・・・・・配線群 ４・・・・・・共通信号線 ５・・・・・・駆動用ＩＣ ６・・・・・・出力線 第３図 第４図 第 ５図 １
Claims (2)
- （１）ゲート電極上に第１の絶縁層を介して半導体層を
有し、前記半導体層上に形成された第２の絶縁層を隔て
てドレイン電極とソース電極が形成され、前記第２の絶
縁層の上に第３の絶縁層を介しで金属層が設けられてい
る薄膜トランジスタにおいて、 前記金属層を前記ドレイン電極の上部をも覆うようにし
たことを特徴とする薄膜トランジスタ。 - （２）ゲート電極上に第１の絶縁層を介して半導体層を
有し、前記半導体層上に形成された第２の絶縁層を隔て
てドレイン電極とソース電極が形成され、前記第２の絶
縁層の上に第３の絶縁層を介して金属層が設けられてい
る薄膜トランジスタにおいて、 前記金属層を前記ドレイン電極と前記ソース電極の上部
をも覆うようにしたことを特徴とする薄膜トランジスタ
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2096542A JPH07112053B2 (ja) | 1990-04-13 | 1990-04-13 | 薄膜スイッチング素子アレイ |
| US07/987,073 US5552630A (en) | 1990-04-13 | 1992-12-07 | Thin film transistor having metallic light shield |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2096542A JPH07112053B2 (ja) | 1990-04-13 | 1990-04-13 | 薄膜スイッチング素子アレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03295275A true JPH03295275A (ja) | 1991-12-26 |
| JPH07112053B2 JPH07112053B2 (ja) | 1995-11-29 |
Family
ID=14167994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2096542A Expired - Fee Related JPH07112053B2 (ja) | 1990-04-13 | 1990-04-13 | 薄膜スイッチング素子アレイ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5552630A (ja) |
| JP (1) | JPH07112053B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2016190187A1 (ja) * | 2015-05-25 | 2018-03-01 | シャープ株式会社 | 表示装置の駆動回路 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5834344A (en) * | 1996-07-17 | 1998-11-10 | Industrial Technology Research Institute | Method for forming high performance thin film transistor structure |
| US6057586A (en) * | 1997-09-26 | 2000-05-02 | Intel Corporation | Method and apparatus for employing a light shield to modulate pixel color responsivity |
| US6323034B1 (en) | 1999-08-12 | 2001-11-27 | Industrial Technology Research Institute | Amorphous TFT process |
| US6507083B1 (en) | 2000-10-05 | 2003-01-14 | Pixim, Inc. | Image sensor with light-reflecting via structures |
| JP4323827B2 (ja) * | 2003-02-14 | 2009-09-02 | キヤノン株式会社 | 固体撮像装置及び放射線撮像装置 |
| TW200709429A (en) * | 2005-07-25 | 2007-03-01 | Koninkl Philips Electronics Nv | Thin film circuits |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59189673A (ja) * | 1983-04-13 | 1984-10-27 | Ricoh Co Ltd | 薄膜トランジスタの製造方法 |
| JPS59204274A (ja) * | 1983-05-06 | 1984-11-19 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
| JPS61145870A (ja) * | 1984-12-19 | 1986-07-03 | Matsushita Electric Ind Co Ltd | 薄膜電界効果トランジスタおよびその製造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59232456A (ja) * | 1983-06-16 | 1984-12-27 | Hitachi Ltd | 薄膜回路素子 |
| JPS6045219A (ja) * | 1983-08-23 | 1985-03-11 | Toshiba Corp | アクテイブマトリクス型表示装置 |
| JPS6066470A (ja) * | 1983-09-21 | 1985-04-16 | Nec Corp | 薄膜トランジスタ |
| JPS6132471A (ja) * | 1984-07-25 | 1986-02-15 | Hitachi Ltd | 薄膜トランジスタ |
| JPH0666471B2 (ja) * | 1985-04-20 | 1994-08-24 | 沖電気工業株式会社 | 薄膜トランジスタ |
| US4646424A (en) * | 1985-08-02 | 1987-03-03 | General Electric Company | Deposition and hardening of titanium gate electrode material for use in inverted thin film field effect transistors |
| JPH0777264B2 (ja) * | 1986-04-02 | 1995-08-16 | 三菱電機株式会社 | 薄膜トランジスタの製造方法 |
| JP2702131B2 (ja) * | 1987-06-12 | 1998-01-21 | キヤノン株式会社 | 画像読取装置及び該装置を有する画像情報読取装置 |
| US4990981A (en) * | 1988-01-29 | 1991-02-05 | Hitachi, Ltd. | Thin film transistor and a liquid crystal display device using same |
| JPH01268062A (ja) * | 1988-04-20 | 1989-10-25 | Hitachi Ltd | 薄膜トランジスタ |
| US5041888A (en) * | 1989-09-18 | 1991-08-20 | General Electric Company | Insulator structure for amorphous silicon thin-film transistors |
| JPH0750710B2 (ja) * | 1990-06-06 | 1995-05-31 | 富士ゼロックス株式会社 | 多層配線構造 |
-
1990
- 1990-04-13 JP JP2096542A patent/JPH07112053B2/ja not_active Expired - Fee Related
-
1992
- 1992-12-07 US US07/987,073 patent/US5552630A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59189673A (ja) * | 1983-04-13 | 1984-10-27 | Ricoh Co Ltd | 薄膜トランジスタの製造方法 |
| JPS59204274A (ja) * | 1983-05-06 | 1984-11-19 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
| JPS61145870A (ja) * | 1984-12-19 | 1986-07-03 | Matsushita Electric Ind Co Ltd | 薄膜電界効果トランジスタおよびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2016190187A1 (ja) * | 2015-05-25 | 2018-03-01 | シャープ株式会社 | 表示装置の駆動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07112053B2 (ja) | 1995-11-29 |
| US5552630A (en) | 1996-09-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5525813A (en) | Image sensor having TFT gate electrode surrounding the photoelectric conversion element | |
| JPH0442934A (ja) | 多層配線構造 | |
| EP0232083B1 (en) | Photoelectric conversion device | |
| US5346833A (en) | Simplified method of making active matrix liquid crystal display | |
| US5338690A (en) | Photoelectronic conversion device | |
| JPH0734467B2 (ja) | イメージセンサ製造方法 | |
| US5202575A (en) | TFT-driven image sensor including a reduced-size capacitor structure | |
| US5216491A (en) | Semiconductor photoconductive device with laminated refractory metal electrode | |
| US5160836A (en) | Image sensor including a plurality of light-receiving arrays and method of driving the same | |
| US5348892A (en) | Image sensor and method of manufacturing the same | |
| JPH03295275A (ja) | 薄膜スイッチング素子アレイ | |
| US5360744A (en) | Method of manufacturing image sensor | |
| JP2836246B2 (ja) | 薄膜トランジスタ及び多層配線の製造方法 | |
| US4808833A (en) | Image sensors using a photo-sensing element array and matrix wires methods of manufacturing same | |
| JPH03212975A (ja) | イメージセンサ | |
| JPS6258551B2 (ja) | ||
| KR940005901B1 (ko) | 이미지 센서의 제조방법 | |
| JPH04373172A (ja) | イメージセンサ | |
| JPS6189661A (ja) | イメ−ジセンサの製造方法 | |
| JPH03204970A (ja) | イメージセンサ | |
| JPH04257262A (ja) | イメージセンサ | |
| JPS62171155A (ja) | フオトセンサの製造方法 | |
| JPH0595100A (ja) | イメージセンサ | |
| JP2920691B2 (ja) | 密着型イメージセンサ | |
| JPH0775256B2 (ja) | イメージセンサの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |