JPH0734467B2 - イメージセンサ製造方法 - Google Patents
イメージセンサ製造方法Info
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- JPH0734467B2 JPH0734467B2 JP1296254A JP29625489A JPH0734467B2 JP H0734467 B2 JPH0734467 B2 JP H0734467B2 JP 1296254 A JP1296254 A JP 1296254A JP 29625489 A JP29625489 A JP 29625489A JP H0734467 B2 JPH0734467 B2 JP H0734467B2
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- light receiving
- receiving element
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
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- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Facsimile Heads (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はファクシミリやスキャナ等に用いられるイメー
ジセンサの製造方法に係り、特に高信頼性の薄膜トラン
ジスタスイッチ素子を有する簡易なイメージセンサ製造
方法に関する。
ジセンサの製造方法に係り、特に高信頼性の薄膜トラン
ジスタスイッチ素子を有する簡易なイメージセンサ製造
方法に関する。
（従来の技術） 従来のイメージセンサで、特に密着型イメージセンサ
は、原稿等の画像情報を１対１に投影し、電気信号に変
換するものである。この場合、投影した画像を多数の画
素（受光素子）に分割し、各受光素子で発生した電荷を
薄膜トランジスタスイッチ素子（TFT）を使っ特定のブ
ロック単位で負荷容量に一時蓄積して、電気信号として
数百KHZから数MHZまでの速度で時系列的に順次読み出す
TFT駆動型イメージセンサがある。このTFT駆動型イメー
ジセンサは、TFTの動作により単一の駆動用ICで読み取
りが可能となるので、イメージセンサを駆動する駆動用
ICの個数を少なくするものである。
は、原稿等の画像情報を１対１に投影し、電気信号に変
換するものである。この場合、投影した画像を多数の画
素（受光素子）に分割し、各受光素子で発生した電荷を
薄膜トランジスタスイッチ素子（TFT）を使っ特定のブ
ロック単位で負荷容量に一時蓄積して、電気信号として
数百KHZから数MHZまでの速度で時系列的に順次読み出す
TFT駆動型イメージセンサがある。このTFT駆動型イメー
ジセンサは、TFTの動作により単一の駆動用ICで読み取
りが可能となるので、イメージセンサを駆動する駆動用
ICの個数を少なくするものである。
TFT駆動型イメージセンサは、例えば、その等価回路図
を第６図に示すように、原稿幅と略同じ長さのライン状
の受光素子アレイ11と、各受光素子11′に1:1に対応す
る複数個の薄膜トランジスタTN,nから成る電荷転送部12
と、多層配線部13とから構成されている。
を第６図に示すように、原稿幅と略同じ長さのライン状
の受光素子アレイ11と、各受光素子11′に1:1に対応す
る複数個の薄膜トランジスタTN,nから成る電荷転送部12
と、多層配線部13とから構成されている。
前記受光素子アレイ11は、Ｎ個のブロックの受光素子群
に分割され、一つの受光素子群を形成するｎ個の受光素
子11′は、フォトダイオードPDN,nにより等価的に表す
ことができる。各受光素子11′は各薄膜トランジスタT
N,nのドレイン電極にそれぞれ接続されている。そし
て、薄膜トランジスタTN,nのソース電極は、マトリック
ス状に接続された多層配線13を介して受光素子群毎に共
通信号線14（ｎ本）及び負荷容量Cnにそれぞれ接続され
ている。各薄膜トランジスタTN,nのゲート電極には、ブ
ロック毎に導通するようにゲートパルス発生回路（図示
せず）が接続されている。各受光素子11′で発生する光
電荷は一定時間受光素子の寄生容量と薄膜トランジスタ
のドレイン・ゲート間のオーバーラップ容量に蓄積され
た後、薄膜トランジスタTN,nを電荷転送用のスイッチと
して用いてブロツク毎に順次負荷容量Cnに転送蓄積され
る。すなわち、ゲートパルス発生回路からのゲートパル
スφG1により、第１のブロック薄膜トランジスタT1,1〜
T1,nがオンとなり、第１のブロックの各受光素子11′で
発生して蓄積された電荷が各負荷容量Cnに転送蓄積され
る。そして、各負荷容量Cnに蓄積された電荷により各共
通信号線14の電位が変化し、この電圧値を駆動用IC15内
のアナログスイッチSWnを順次オンして時系列的に出力
線16に抽出する。そして、ゲートパルスφG2〜φGnによ
り第２〜第Ｎのブロックの薄膜トランジスタT2,1〜T2,n
からTN,1〜TN,nまでがそれぞれオンすることによりブロ
ック毎に受光素子側の電荷が転送され、順次読み出すこ
とにより原稿の主走査方向の１ラインの画像信号を得、
ローラ等の原稿送り手段（図示せず）により原稿を移動
させて前記動作を繰り返し、原稿全体の画像信号を得る
ものである（特開昭63−9358号、特開昭63−67772号公
報参照）。
に分割され、一つの受光素子群を形成するｎ個の受光素
子11′は、フォトダイオードPDN,nにより等価的に表す
ことができる。各受光素子11′は各薄膜トランジスタT
N,nのドレイン電極にそれぞれ接続されている。そし
て、薄膜トランジスタTN,nのソース電極は、マトリック
ス状に接続された多層配線13を介して受光素子群毎に共
通信号線14（ｎ本）及び負荷容量Cnにそれぞれ接続され
ている。各薄膜トランジスタTN,nのゲート電極には、ブ
ロック毎に導通するようにゲートパルス発生回路（図示
せず）が接続されている。各受光素子11′で発生する光
電荷は一定時間受光素子の寄生容量と薄膜トランジスタ
のドレイン・ゲート間のオーバーラップ容量に蓄積され
た後、薄膜トランジスタTN,nを電荷転送用のスイッチと
して用いてブロツク毎に順次負荷容量Cnに転送蓄積され
る。すなわち、ゲートパルス発生回路からのゲートパル
スφG1により、第１のブロック薄膜トランジスタT1,1〜
T1,nがオンとなり、第１のブロックの各受光素子11′で
発生して蓄積された電荷が各負荷容量Cnに転送蓄積され
る。そして、各負荷容量Cnに蓄積された電荷により各共
通信号線14の電位が変化し、この電圧値を駆動用IC15内
のアナログスイッチSWnを順次オンして時系列的に出力
線16に抽出する。そして、ゲートパルスφG2〜φGnによ
り第２〜第Ｎのブロックの薄膜トランジスタT2,1〜T2,n
からTN,1〜TN,nまでがそれぞれオンすることによりブロ
ック毎に受光素子側の電荷が転送され、順次読み出すこ
とにより原稿の主走査方向の１ラインの画像信号を得、
ローラ等の原稿送り手段（図示せず）により原稿を移動
させて前記動作を繰り返し、原稿全体の画像信号を得る
ものである（特開昭63−9358号、特開昭63−67772号公
報参照）。
また、従来の薄膜トランジスタスイッチング素子（TF
T）の具体的構成は、第７図に示すように、基板21上に
ゲート電極25としてクロム層、ゲート絶縁層26としの窒
化シリコン膜、半導体活性層27としての水素化アモルフ
ァスシリコン（ａ−Si:H）層、ゲート電極25に対向する
よう設けられたトップ絶縁層29としての窒化シリコン
膜、オーミックコンタクト層28としてのn+水素化アモル
ファスシリコン（n+ａ−Si:H）層を順次積層し、そして
このオーミックコンタクト層28を分割して、ドレイン電
極の一部28aとソース電極の一部28bを形成し、その上に
アルミニウム層30の配線が接続される逆スタガ構造のト
ランジスタである。ここで、ドレイン電極とソース電極
はn+ａ−Si:H層とアルミニウム層から構成されている。
そして、ドレイン電極の一部28aには受光素子の個別電
極からの配線が接続されている。
T）の具体的構成は、第７図に示すように、基板21上に
ゲート電極25としてクロム層、ゲート絶縁層26としの窒
化シリコン膜、半導体活性層27としての水素化アモルフ
ァスシリコン（ａ−Si:H）層、ゲート電極25に対向する
よう設けられたトップ絶縁層29としての窒化シリコン
膜、オーミックコンタクト層28としてのn+水素化アモル
ファスシリコン（n+ａ−Si:H）層を順次積層し、そして
このオーミックコンタクト層28を分割して、ドレイン電
極の一部28aとソース電極の一部28bを形成し、その上に
アルミニウム層30の配線が接続される逆スタガ構造のト
ランジスタである。ここで、ドレイン電極とソース電極
はn+ａ−Si:H層とアルミニウム層から構成されている。
そして、ドレイン電極の一部28aには受光素子の個別電
極からの配線が接続されている。
また、従来の薄膜トランジスタスイッチング素子（TF
T）の製造方法は、基板21上にゲート電極25としてのク
ロムを蒸着し、所定の形状にパターニングする。次にゲ
ート電極25の絶縁層（ゲート絶縁層26）として窒化シリ
コン膜を着膜し、このゲート絶縁層26上に半導体活性層
27として水素化アモルファスシリコン（ａ−Si:H）をプ
ラズマCVD法により着膜し、続いてトップ絶縁層29とし
て窒化シリコンを着膜する。このトップ絶縁膜29をパタ
ーニングし、後にオーミックコンタクト層28としてn+水
素化アモルファスシリコン（n+ａ−Si:H）をプラズマCV
D法により着膜し、エッチングして、ドレイン電極の一
部28aとソース電極の一部28bを形成する。次にオーミッ
クコンタクト層の28a部分および28b部分の上にアルミニ
ウムを蒸着し、受光素子11′からの配線30aと多層配線
への配線30b、さらにトップ絶縁膜29を覆う部分を形成
するような形状にてパターニングを行う。このようにし
て薄膜トランジスタスイッチング素子（TFT）が製造さ
れる。
T）の製造方法は、基板21上にゲート電極25としてのク
ロムを蒸着し、所定の形状にパターニングする。次にゲ
ート電極25の絶縁層（ゲート絶縁層26）として窒化シリ
コン膜を着膜し、このゲート絶縁層26上に半導体活性層
27として水素化アモルファスシリコン（ａ−Si:H）をプ
ラズマCVD法により着膜し、続いてトップ絶縁層29とし
て窒化シリコンを着膜する。このトップ絶縁膜29をパタ
ーニングし、後にオーミックコンタクト層28としてn+水
素化アモルファスシリコン（n+ａ−Si:H）をプラズマCV
D法により着膜し、エッチングして、ドレイン電極の一
部28aとソース電極の一部28bを形成する。次にオーミッ
クコンタクト層の28a部分および28b部分の上にアルミニ
ウムを蒸着し、受光素子11′からの配線30aと多層配線
への配線30b、さらにトップ絶縁膜29を覆う部分を形成
するような形状にてパターニングを行う。このようにし
て薄膜トランジスタスイッチング素子（TFT）が製造さ
れる。
（発明が解決しようとする課題） しかしながら、上記のようなイメージセンサにおける薄
膜トランジスタスイッチング素子（TFT）の構成では、
ドレイン電極の一部28aとソース電極の一部28bであるn+
ａ−Si:H上にアルミニウムを直接蒸着またはスパッタ法
で着膜する時に、ドレイン電極の一部28aとソース電極
の一部28bのn+ａ−Si:Hにダメージを与えることがあ
り、n+ａ−Si:Hの特性を悪化させたTFTの性能を低下さ
せ、引いてはイメージセンサの信頼性を損なうとの問題
点があった。
膜トランジスタスイッチング素子（TFT）の構成では、
ドレイン電極の一部28aとソース電極の一部28bであるn+
ａ−Si:H上にアルミニウムを直接蒸着またはスパッタ法
で着膜する時に、ドレイン電極の一部28aとソース電極
の一部28bのn+ａ−Si:Hにダメージを与えることがあ
り、n+ａ−Si:Hの特性を悪化させたTFTの性能を低下さ
せ、引いてはイメージセンサの信頼性を損なうとの問題
点があった。
また、イメージセンサにおいて、同一基板21上に受光素
子11′とTFTを別々に作製していたのでは、製造工程が
複雑になるとの問題点があった。
子11′とTFTを別々に作製していたのでは、製造工程が
複雑になるとの問題点があった。
本発明は上記実情に鑑みてなされたもので、イメージセ
ンサの製造方法において、高信頼性の薄膜トランジスタ
スイッチング素子を有し、かつ簡易なイメージセンサ製
造方法を提供することを目的とする。
ンサの製造方法において、高信頼性の薄膜トランジスタ
スイッチング素子を有し、かつ簡易なイメージセンサ製
造方法を提供することを目的とする。
（課題を解決するための手段） 上記従来例の問題点を解決するための請求項１記載の発
明は、基板上に受光素子と薄膜トランジスタスイッチ素
子とを形成するイメージセンサ製造方法において、前記
基板上に前記薄膜トランジスタスイッチ素子のゲート電
極として金属電極を形成し、前記金属電極を覆うように
ゲート絶縁層を形成し、前記ゲート絶縁層上に前記金属
電極に対応するように半導体活性層を設け、前記半導体
活性層上にオーミックコンタクト層として半導体層を形
成し、前記半導体層を分割してドレイン電極とソース電
極の一部を形成し、前記ドレイン電極と前記ソース電極
となる部分をバリヤメタルとしてのクロム層で覆うよう
にし、前記クロム層を形成する際に同時に受光素子の下
部電極を形成し、前記下部電極上に前記受光素子の光導
電層、上部電極を形成し、前記上部電極と前記ドレイン
電極部分を接続する金属配線を形成したことを特徴とし
ている。
明は、基板上に受光素子と薄膜トランジスタスイッチ素
子とを形成するイメージセンサ製造方法において、前記
基板上に前記薄膜トランジスタスイッチ素子のゲート電
極として金属電極を形成し、前記金属電極を覆うように
ゲート絶縁層を形成し、前記ゲート絶縁層上に前記金属
電極に対応するように半導体活性層を設け、前記半導体
活性層上にオーミックコンタクト層として半導体層を形
成し、前記半導体層を分割してドレイン電極とソース電
極の一部を形成し、前記ドレイン電極と前記ソース電極
となる部分をバリヤメタルとしてのクロム層で覆うよう
にし、前記クロム層を形成する際に同時に受光素子の下
部電極を形成し、前記下部電極上に前記受光素子の光導
電層、上部電極を形成し、前記上部電極と前記ドレイン
電極部分を接続する金属配線を形成したことを特徴とし
ている。
また、上記従来例の問題点を解決するための請求項２記
載の発明は、基板上に受光素子と薄膜トランジスタスイ
ッチ素子とを形成するイメージセンサ製造方法におい
て、前記基板上に前記薄膜トランジスタスイッチ素子の
ゲート電極として金属電極を形成し、前記金属電極を覆
うようにゲート絶縁層を形成し、前記ゲート絶縁層上に
前記金属電極に対応するように半導体活性層を設け、前
記半導体活性層上にオーミックコンタクト層として半導
体層を形成し、前記半導体層を分割してドレイン電極と
ソース電極の一部を形成し、前記ドレイン電極と前記ソ
ース電極となる部分をバリヤメタルとしてのタンタル層
で覆うようにし、前記タンタル層を形成する際に同時に
受光素子の下部電極を形成し、前記下部電極上に前記受
光素子の光導電層、上部電極を形成し、前記上部電極と
前記ドレイン電極部分を接続する金属配線を形成したこ
とを特徴としている。
載の発明は、基板上に受光素子と薄膜トランジスタスイ
ッチ素子とを形成するイメージセンサ製造方法におい
て、前記基板上に前記薄膜トランジスタスイッチ素子の
ゲート電極として金属電極を形成し、前記金属電極を覆
うようにゲート絶縁層を形成し、前記ゲート絶縁層上に
前記金属電極に対応するように半導体活性層を設け、前
記半導体活性層上にオーミックコンタクト層として半導
体層を形成し、前記半導体層を分割してドレイン電極と
ソース電極の一部を形成し、前記ドレイン電極と前記ソ
ース電極となる部分をバリヤメタルとしてのタンタル層
で覆うようにし、前記タンタル層を形成する際に同時に
受光素子の下部電極を形成し、前記下部電極上に前記受
光素子の光導電層、上部電極を形成し、前記上部電極と
前記ドレイン電極部分を接続する金属配線を形成したこ
とを特徴としている。
（作用） 請求項１記載の発明によれば、イメージセンサの製造方
法において、薄膜トランジスタスイッチ素子（TFT）の
オーミックコンタクト層の半導体層の上にバリヤメタル
としてのクロム層を形成して、配線層のアルミニウム等
の金属の蒸着またはスパッタ法による着膜時のダメージ
を防ぐことにより、n+ａ−Si:Hの半導体層の特性を保持
してイメージセンサの信頼性を高めることができるし、
また前記クロム層を形成する際に、受光素子の下部電極
部分を兼ねるように同一のフォトリソ工程で形成するよ
うにしたため、受光素子とTFTを別々に形成するより簡
易にイメージセンサを製造できる。
法において、薄膜トランジスタスイッチ素子（TFT）の
オーミックコンタクト層の半導体層の上にバリヤメタル
としてのクロム層を形成して、配線層のアルミニウム等
の金属の蒸着またはスパッタ法による着膜時のダメージ
を防ぐことにより、n+ａ−Si:Hの半導体層の特性を保持
してイメージセンサの信頼性を高めることができるし、
また前記クロム層を形成する際に、受光素子の下部電極
部分を兼ねるように同一のフォトリソ工程で形成するよ
うにしたため、受光素子とTFTを別々に形成するより簡
易にイメージセンサを製造できる。
請求項２記載の発明によれば、イメージセンサの製造方
法において、薄膜トランジスタスイッチ素子（TFT）の
オーミックコンタクト層の半導体層の上にバリヤメタル
としてのタンタル層を形成して、配線層のアルミニウム
等の金属の蒸着またはスパッタ法による着膜時にダメー
ジを防ぐことにより、n+ａ−Si:Hの半導体層の特性を保
持してイメージセンサの信頼性を高めることができる
し、また前記タンタル層を形成する際に、受光素子の下
部電極部分を兼ねるように同一のフォトリソ工程で形成
するようにしたため、受光素子とTETを別々に形成する
より簡易にイメージセンサを製造できる。
法において、薄膜トランジスタスイッチ素子（TFT）の
オーミックコンタクト層の半導体層の上にバリヤメタル
としてのタンタル層を形成して、配線層のアルミニウム
等の金属の蒸着またはスパッタ法による着膜時にダメー
ジを防ぐことにより、n+ａ−Si:Hの半導体層の特性を保
持してイメージセンサの信頼性を高めることができる
し、また前記タンタル層を形成する際に、受光素子の下
部電極部分を兼ねるように同一のフォトリソ工程で形成
するようにしたため、受光素子とTETを別々に形成する
より簡易にイメージセンサを製造できる。
また、請求項２記載の発明におけるバリヤメタルとして
のタンタルは、請求項１記載の発明におけるバリヤメタ
ルとしてのクロムより電食に強いため、さらに信頼性の
高いイメージセンサを製造できる。
のタンタルは、請求項１記載の発明におけるバリヤメタ
ルとしてのクロムより電食に強いため、さらに信頼性の
高いイメージセンサを製造できる。
（実施例） 本発明の一実施例について図面を参照しながら説明す
る。
る。
第１図は、本発明の一実施例に係るイメージセンサ全体
の外観断面説明図、第２図（ａ）（ｂ）は、それぞれ本
実施例の受光素子（フォトダイオードPD）の平面説明図
と断面説明図、第３図（ａ）（ｂ）は、それぞれ本実施
例の薄膜トランジスタスイッチ素子（TFT）平面説明図
と断面説明図、第４図（ａ）（ｂ）は、それぞれ本実施
例のマトリックス状の多層配線と負荷容量の平面説明図
と断面説明図である。また、本発明の一実施例に係るイ
メージセンサの等価回路は、第６図と同じであり、同様
の構成をとる部分については同一の符号を使って説明す
る。
の外観断面説明図、第２図（ａ）（ｂ）は、それぞれ本
実施例の受光素子（フォトダイオードPD）の平面説明図
と断面説明図、第３図（ａ）（ｂ）は、それぞれ本実施
例の薄膜トランジスタスイッチ素子（TFT）平面説明図
と断面説明図、第４図（ａ）（ｂ）は、それぞれ本実施
例のマトリックス状の多層配線と負荷容量の平面説明図
と断面説明図である。また、本発明の一実施例に係るイ
メージセンサの等価回路は、第６図と同じであり、同様
の構成をとる部分については同一の符号を使って説明す
る。
イメージセンサは、ガラス等の絶縁性の基板21上に並設
されたｎ個のサンドイッチ型の受光素子（フォトダイオ
ードPD）11′を１ブロックとし、このブロックをＮ個有
してなる受光素子アレイ11（PD1,1〜PDN,n）と、各受光
素子11′にそれぞれ接続された薄膜トランジスタT1,1〜
TN,nの電荷転送部12と、アースラインＥを含むマトリッ
クス状の多層配線13と、電荷転送部12から多層配線13を
介してブロック内の受光素子群毎に対応するｎ本の共通
信号線14と、共通信号線14が接続する駆動用IC15内のア
ナログスイッチSWl〜SWnと、共通信号線14の途中に設け
られた負荷容量Cl〜Cnとから構成されている。尚、アー
スラインＥは、配線同志のクロスロークを防止するため
に設けられたものである。
されたｎ個のサンドイッチ型の受光素子（フォトダイオ
ードPD）11′を１ブロックとし、このブロックをＮ個有
してなる受光素子アレイ11（PD1,1〜PDN,n）と、各受光
素子11′にそれぞれ接続された薄膜トランジスタT1,1〜
TN,nの電荷転送部12と、アースラインＥを含むマトリッ
クス状の多層配線13と、電荷転送部12から多層配線13を
介してブロック内の受光素子群毎に対応するｎ本の共通
信号線14と、共通信号線14が接続する駆動用IC15内のア
ナログスイッチSWl〜SWnと、共通信号線14の途中に設け
られた負荷容量Cl〜Cnとから構成されている。尚、アー
スラインＥは、配線同志のクロスロークを防止するため
に設けられたものである。
受光素子11′は、第２図の断面説明図に示すように、ガ
ラス等の基板21上に下部の共通電極となるクロム（Cr）
等による帯状の金属電極22と、各受光素子11′毎に分割
形成された水素化アモルファスシリコン（ａ−Si:H）か
ら成る光導電層23と、同様に分割形成された酸化インジ
ウム・スズ（ITO）から成る上部の透明電極24とが順次
積層するサンドイッチ型を構成している。尚、ここでは
下部の金属電極22は主走査方向に帯状に形成され、金属
電極22の上に光導電層23が離散的に分割して形成して、
上部の透明電極24も同様に離散的に分割して個別電極と
なるよう形成されることにより、光導電層23を金属電極
22と透明電極24とで挟んだ部分が各受光素子11′を構成
し、その集まりが受光素子アレイ11を形成している。ま
た、離散的に分割形成された透明電極24の一端にはアル
ミニウム等の配線30aの一方が接続され、その配線30aの
他方が電荷転送部12の薄膜トランジスタTN,nのドレイン
電極に接続されている。また、受光素子11′において、
水素化アモルファスシリコンの代わりに、CdSe（カドミ
ウムセレン）等を光導電層とすることも可能である。こ
のように、光導電層23と透明電極24を個別化したのは、
ａ−Si:Hの光導電層23が共通層であると、その共通層の
ために隣接する電極間の干渉が起こるので、この干渉を
少なくするためである。
ラス等の基板21上に下部の共通電極となるクロム（Cr）
等による帯状の金属電極22と、各受光素子11′毎に分割
形成された水素化アモルファスシリコン（ａ−Si:H）か
ら成る光導電層23と、同様に分割形成された酸化インジ
ウム・スズ（ITO）から成る上部の透明電極24とが順次
積層するサンドイッチ型を構成している。尚、ここでは
下部の金属電極22は主走査方向に帯状に形成され、金属
電極22の上に光導電層23が離散的に分割して形成して、
上部の透明電極24も同様に離散的に分割して個別電極と
なるよう形成されることにより、光導電層23を金属電極
22と透明電極24とで挟んだ部分が各受光素子11′を構成
し、その集まりが受光素子アレイ11を形成している。ま
た、離散的に分割形成された透明電極24の一端にはアル
ミニウム等の配線30aの一方が接続され、その配線30aの
他方が電荷転送部12の薄膜トランジスタTN,nのドレイン
電極に接続されている。また、受光素子11′において、
水素化アモルファスシリコンの代わりに、CdSe（カドミ
ウムセレン）等を光導電層とすることも可能である。こ
のように、光導電層23と透明電極24を個別化したのは、
ａ−Si:Hの光導電層23が共通層であると、その共通層の
ために隣接する電極間の干渉が起こるので、この干渉を
少なくするためである。
さらに、受光素子11′の光導電層23にａ−Si:H.p−ｉ−
ｎを用いてもよいし、ａ−SiC、ａ−SiGeを用いてもよ
い。また、上記受光素子11′はフォトダイオードである
が、フォトコンダクタ、フォトトランジスタであっても
構わない。
ｎを用いてもよいし、ａ−SiC、ａ−SiGeを用いてもよ
い。また、上記受光素子11′はフォトダイオードである
が、フォトコンダクタ、フォトトランジスタであっても
構わない。
また、電荷転送部12を構成する薄膜トランジスタTN,n
は、前記基板21上にゲート電極25としてクロム層、ゲー
ト絶縁層26としての窒化シリコン膜、半導体活性層27と
しての水素化アモルファスシリコン（ａ−Si:H）層、ト
ップ絶縁層29としての窒化シリコン膜、オーミックコン
タクト層28としてのn+水素化アモルファスシリコン（n+
ａ−Si:H）層、バリヤメタル41としてクロム（Cr）層、
そしてオーミックコンタクト層28とバリヤメタル41の分
割化された部分がドレイン電極部分とソース電極部分を
形成し、その上に配線層としてのアルミニウム層30とを
順次積層した逆スタガ構造のトランジスタである。そし
て、ドレイン電極には受光素子の透明電極24からの配線
30aが接続されている。ここで、オーミックコンタクト
層28はドレイン電極を形成する28a層とソース電極を形
成する28b層と分離して形成されている。また、バリヤ
メタル41としてのクロム（Cr）層はそのオーミックコン
タクト層28aと28bを覆うように形成されている。
は、前記基板21上にゲート電極25としてクロム層、ゲー
ト絶縁層26としての窒化シリコン膜、半導体活性層27と
しての水素化アモルファスシリコン（ａ−Si:H）層、ト
ップ絶縁層29としての窒化シリコン膜、オーミックコン
タクト層28としてのn+水素化アモルファスシリコン（n+
ａ−Si:H）層、バリヤメタル41としてクロム（Cr）層、
そしてオーミックコンタクト層28とバリヤメタル41の分
割化された部分がドレイン電極部分とソース電極部分を
形成し、その上に配線層としてのアルミニウム層30とを
順次積層した逆スタガ構造のトランジスタである。そし
て、ドレイン電極には受光素子の透明電極24からの配線
30aが接続されている。ここで、オーミックコンタクト
層28はドレイン電極を形成する28a層とソース電極を形
成する28b層と分離して形成されている。また、バリヤ
メタル41としてのクロム（Cr）層はそのオーミックコン
タクト層28aと28bを覆うように形成されている。
また、上記半導体活性層27としてpoly−Si等の別の材料
を用いても同様の効果が得られる。
を用いても同様の効果が得られる。
次に、第４図に示すように、マトリックス状の多層配線
13と負荷容量Cnの構成を説明する。
13と負荷容量Cnの構成を説明する。
多層配線13の構成は、下部の縦配線31をクロム層で、上
部の横配線32をアルミニウム層で形成され、縦配線31と
横配線32の間に窒化シリコンから成る第１の絶縁層33と
ポリイミドから成る第２の絶縁層34を介して、配線層が
マトリックス状に配置されている。第２の絶縁層はさら
に二層にて形成する。絶縁層を多層にしたのは、配線交
差部でのクロストークを低減させるためである。そし
て、上下配線の接続部分は、コンタクトホール35で接続
されている。
部の横配線32をアルミニウム層で形成され、縦配線31と
横配線32の間に窒化シリコンから成る第１の絶縁層33と
ポリイミドから成る第２の絶縁層34を介して、配線層が
マトリックス状に配置されている。第２の絶縁層はさら
に二層にて形成する。絶縁層を多層にしたのは、配線交
差部でのクロストークを低減させるためである。そし
て、上下配線の接続部分は、コンタクトホール35で接続
されている。
負荷容量Cnの構成は、負荷容量の下部電極31aとなる個
別電極を多層配線13の一部を構成する縦配線31の延長線
上に縦配線31と一体にクロムで離散的に形成し、その上
に多層配線13の第１の絶縁層33の窒化シリコンと第２の
絶縁層34のポリイミドを延長して絶縁層を形成する。但
し、ここでは第２の絶縁層34は一層のみで形成すること
とする。そして、絶縁層34上に多層配線13のの上部の横
配線32と同時にアルミニウムで帯状の負荷容量Cl〜Cnの
上部電極36部分を形成する。
別電極を多層配線13の一部を構成する縦配線31の延長線
上に縦配線31と一体にクロムで離散的に形成し、その上
に多層配線13の第１の絶縁層33の窒化シリコンと第２の
絶縁層34のポリイミドを延長して絶縁層を形成する。但
し、ここでは第２の絶縁層34は一層のみで形成すること
とする。そして、絶縁層34上に多層配線13のの上部の横
配線32と同時にアルミニウムで帯状の負荷容量Cl〜Cnの
上部電極36部分を形成する。
上記の下部配線31と負荷容量Cl〜Cnの下部部分の個別電
極31aは、同一のフォトリソ工程で作成され、また上部
配線32と負荷容量の上部部分の共通電極36も同一のフォ
トリソ工程で作成されるものである。このようにして作
成された多層配線13と負荷容量14の上には保護膜が形成
される。
極31aは、同一のフォトリソ工程で作成され、また上部
配線32と負荷容量の上部部分の共通電極36も同一のフォ
トリソ工程で作成されるものである。このようにして作
成された多層配線13と負荷容量14の上には保護膜が形成
される。
ｎ本の共通信号線14は、多層配線13の横の配線32の一部
から構成され、負荷容量Cl〜Cnを途中に配置して駆動用
IC15内のアナログスイッチSWl〜SWnに接続するよう構成
されている。そして負荷容量Cl〜Cnに蓄積された電荷に
よって共通信号線14の電位が変化し、この電位値をアナ
ログスイッチSWnの動作により出力線16（第６図）に抽
出するようになっている。
から構成され、負荷容量Cl〜Cnを途中に配置して駆動用
IC15内のアナログスイッチSWl〜SWnに接続するよう構成
されている。そして負荷容量Cl〜Cnに蓄積された電荷に
よって共通信号線14の電位が変化し、この電位値をアナ
ログスイッチSWnの動作により出力線16（第６図）に抽
出するようになっている。
次に、本発明に係る一実施例のイメージセンサの製造方
法について、第５図のフロー図を使い説明する。
法について、第５図のフロー図を使い説明する。
まず、検査、洗浄された（101）ガラス等の基板21上
に、ゲート電極25と多層配線13の下部の配線31となる第
１のCr層CrlをDCスパッタ法により750Å程度の厚さで着
膜する（102）。次にこのCrlをフォトリソ工程（PLP）
とエッチング工程（Etch）によりパターニングする（10
3）。そしてBHF処理およびアルカリ洗浄を行い、Crlパ
ターン上に薄膜トランジスタスイッチ素子（TFT）部の
絶縁層26とその上の半導体活性層27とまたその上の絶縁
層29を形成するために、SiNxを3000Å程度の厚さで、ａ
−Si:Hを500Å程度の厚さで、SiNxを1500Å程度の厚さ
で順に真空を破らずにプラズマCVD（Ｐ−CVD）により着
膜する（104〜106）。ここで、TETにおける下層のゲー
ト絶縁膜26をbottom−SiNx（ｂ−SiNx）とし、上層のト
ップ絶縁層29をtop−SiNx（ｔ−SiNx）とする。真空を
破らずに連続的に着膜することでそれぞれの界面の汚染
を防ぐことができ、S/N比の向上を図ることができる。
に、ゲート電極25と多層配線13の下部の配線31となる第
１のCr層CrlをDCスパッタ法により750Å程度の厚さで着
膜する（102）。次にこのCrlをフォトリソ工程（PLP）
とエッチング工程（Etch）によりパターニングする（10
3）。そしてBHF処理およびアルカリ洗浄を行い、Crlパ
ターン上に薄膜トランジスタスイッチ素子（TFT）部の
絶縁層26とその上の半導体活性層27とまたその上の絶縁
層29を形成するために、SiNxを3000Å程度の厚さで、ａ
−Si:Hを500Å程度の厚さで、SiNxを1500Å程度の厚さ
で順に真空を破らずにプラズマCVD（Ｐ−CVD）により着
膜する（104〜106）。ここで、TETにおける下層のゲー
ト絶縁膜26をbottom−SiNx（ｂ−SiNx）とし、上層のト
ップ絶縁層29をtop−SiNx（ｔ−SiNx）とする。真空を
破らずに連続的に着膜することでそれぞれの界面の汚染
を防ぐことができ、S/N比の向上を図ることができる。
ｂ−SiNx膜をＰ−CVDで形成する条件は、基板温度が300
〜400℃で、SiH4とNH3のガス圧力が0.1〜0.5Torrで、Si
H4ガス流量が10〜50sccmで、NH3のガス流量が100〜300s
ccmで、RFパワーが50〜200Wである。
〜400℃で、SiH4とNH3のガス圧力が0.1〜0.5Torrで、Si
H4ガス流量が10〜50sccmで、NH3のガス流量が100〜300s
ccmで、RFパワーが50〜200Wである。
ａ−Si:H膜をＰ−CVDで形成する条件は、基板温度が200
〜300℃で、SiH4のガス圧力が0.1〜0.5Torrで、SiH4ガ
ス流量が100〜300sccmで、RFパワーが50〜200Wである。
〜300℃で、SiH4のガス圧力が0.1〜0.5Torrで、SiH4ガ
ス流量が100〜300sccmで、RFパワーが50〜200Wである。
ｔ−SiNx膜をＰ−CVDで形成する条件は、基板温度が200
〜300℃で、SiH4とNH3のガス圧力が0.1〜0.5Torrで、Si
H4ガス流量が10〜50sccmで、NH3のガス流量が100〜300s
ccmで、RFパワーが50〜200Wである。
〜300℃で、SiH4とNH3のガス圧力が0.1〜0.5Torrで、Si
H4ガス流量が10〜50sccmで、NH3のガス流量が100〜300s
ccmで、RFパワーが50〜200Wである。
次に、ゲート電極25に対応するようなパターンの形状と
なるように、トップ絶縁層29のパターンを形成する（10
7）。
なるように、トップ絶縁層29のパターンを形成する（10
7）。
さらにBHF処理を行い、その上にオーミックコンタクト
層28としてn+型のａ−Si:HをＰ−CVDにより1000Å程度
の厚さで着膜する（108）。次に、TFTのドレイン電極と
ソース電極のバリヤメタル41および受光素子11′の下部
の金属電極22となる第２のCr層Cr2をDCマグネトロスパ
ッタにより1500Å程度の厚さで着膜し（109）、受光素
子11′の光導電層23となるａ−Si:HをＰ−CVDにより130
00Å程度の厚さで着膜し（110）、受光素子11′の透明
電極24となるITOをDCマグネトロンスパッタにより600Å
程度の厚さで着膜する（111）。この時、それぞれの着
膜の前にアルカリ洗浄を行う。
層28としてn+型のａ−Si:HをＰ−CVDにより1000Å程度
の厚さで着膜する（108）。次に、TFTのドレイン電極と
ソース電極のバリヤメタル41および受光素子11′の下部
の金属電極22となる第２のCr層Cr2をDCマグネトロスパ
ッタにより1500Å程度の厚さで着膜し（109）、受光素
子11′の光導電層23となるａ−Si:HをＰ−CVDにより130
00Å程度の厚さで着膜し（110）、受光素子11′の透明
電極24となるITOをDCマグネトロンスパッタにより600Å
程度の厚さで着膜する（111）。この時、それぞれの着
膜の前にアルカリ洗浄を行う。
この後、受光素子11′の透明電極24の個別電極を形成す
るために、ITOをフォトリソ工程とエッチング工程でパ
ターンニングする（112）。
るために、ITOをフォトリソ工程とエッチング工程でパ
ターンニングする（112）。
次に同一のレジストパターンにより光導電層23のａ−S
i:Hをドライエッチングによりパターニングする（11
3）。ここで金属電極22のCr層Cr2は、ａ−Si:Hのドライ
エッチング時にストッパーとしての役割を果たし、パタ
ーニングされずに残ることになる。このドライエッチン
グ時において、光導電層23のａ−Si:H層には、サイドエ
ッチが大きく入るため、レジストを剥離する前に再度IT
Oのエッチングを行う（114）。すると、ITOの周辺裏側
からさらにエッチングされて光導電層23のａ−Si:H層と
同じサイズのITOが形成される。
i:Hをドライエッチングによりパターニングする（11
3）。ここで金属電極22のCr層Cr2は、ａ−Si:Hのドライ
エッチング時にストッパーとしての役割を果たし、パタ
ーニングされずに残ることになる。このドライエッチン
グ時において、光導電層23のａ−Si:H層には、サイドエ
ッチが大きく入るため、レジストを剥離する前に再度IT
Oのエッチングを行う（114）。すると、ITOの周辺裏側
からさらにエッチングされて光導電層23のａ−Si:H層と
同じサイズのITOが形成される。
上記のａ−Si:H膜をＰ−CVDで形成する条件は、基板温
度が170〜250℃で、SiH4のガス圧力が0.3〜0.7Torrで、
SiH4ガス流量が150〜300sccmで、RFパワーが100〜200W
である。
度が170〜250℃で、SiH4のガス圧力が0.3〜0.7Torrで、
SiH4ガス流量が150〜300sccmで、RFパワーが100〜200W
である。
また、上記のITOをDCスパッタで形成する条件は、基板
温度が室温で、ArとO2のガス圧力が1.5×10-3Torrで、A
rガス流量が100〜150sccmで、O2ガス流量が１〜2sccm
で、DCパワーが200〜400Wである。
温度が室温で、ArとO2のガス圧力が1.5×10-3Torrで、A
rガス流量が100〜150sccmで、O2ガス流量が１〜2sccm
で、DCパワーが200〜400Wである。
次に、受光素子11′の金属電極22のCr層とTFTのバリヤ
メタル41のCr層となるCr2をフォトリソ工程とエッチン
グ工程でパターニングし（115）、同一レジストパター
ンを用い受光素子11′の金属電極22のCr層の下層となる
n+型のａ−Si:H層とTFTのオーミックコンタクト層28のn
+型のａ−Si:H層をエッチングする（116）。
メタル41のCr層となるCr2をフォトリソ工程とエッチン
グ工程でパターニングし（115）、同一レジストパター
ンを用い受光素子11′の金属電極22のCr層の下層となる
n+型のａ−Si:H層とTFTのオーミックコンタクト層28のn
+型のａ−Si:H層をエッチングする（116）。
次に、TFTのゲート絶縁層26および多層配線13の第１の
層間絶縁層33のパターンを形成するために、ｂ−SiNxを
フォトリソエッチング工程によりパターニングする（11
7）。そして、イメージセンサ全体を覆うように絶縁層
のポリイミド（P11）を11500Å程度の厚さで塗布（コー
ト）し（118）、プリベークを行ってフォトリソエッチ
ング工程を行い（119）、再度ベーキングする（120）。
さらに第２の絶縁層のポリイミド（P12）も同様に11500
Å程度の厚さでコート、ベーキング、フォトリソエッチ
ング、ベーキングを行う（121〜123）。これにより、受
光素子11′においては、金属電極22に電源を供給するコ
ンタクト部分と透明電極24から電荷を取り出す部分、TF
Tにおいては、受光素子11′で生じた電荷を転送する配
線が接続するコンタクト部分と多層配線13へと電荷を導
き出す出口となるコンタクト部分、さらに多層配線13に
いて上下間の配線を接続するコンタクトホール35が形成
される。この後に、ホール35等の残ったポリイミドを完
全に除去するために、O2でプラズマにさらすDescumを行
う（124）。
層間絶縁層33のパターンを形成するために、ｂ−SiNxを
フォトリソエッチング工程によりパターニングする（11
7）。そして、イメージセンサ全体を覆うように絶縁層
のポリイミド（P11）を11500Å程度の厚さで塗布（コー
ト）し（118）、プリベークを行ってフォトリソエッチ
ング工程を行い（119）、再度ベーキングする（120）。
さらに第２の絶縁層のポリイミド（P12）も同様に11500
Å程度の厚さでコート、ベーキング、フォトリソエッチ
ング、ベーキングを行う（121〜123）。これにより、受
光素子11′においては、金属電極22に電源を供給するコ
ンタクト部分と透明電極24から電荷を取り出す部分、TF
Tにおいては、受光素子11′で生じた電荷を転送する配
線が接続するコンタクト部分と多層配線13へと電荷を導
き出す出口となるコンタクト部分、さらに多層配線13に
いて上下間の配線を接続するコンタクトホール35が形成
される。この後に、ホール35等の残ったポリイミドを完
全に除去するために、O2でプラズマにさらすDescumを行
う（124）。
次に、アルミニウム（Al）をDCマグネトロンスパッタに
よりイメージセンサ全体を覆うように15000Å程度の厚
さで着膜し（125）、所望のパターンを得るためにフォ
トリソエッチング工程でパターニングする（126）。こ
れにより、受光素子11′においては、金属電極22に電源
を供給する配線部分と、透明電極24から電荷を取り出
し、TFTのドレイン電極の一部28aに接続する配線30a部
分と、TFTのソース電極の一部28bから多層配線13へと電
荷を導き出す配線30b部分と、さらに多層配線13にいて
上部の配線32と、負荷容量においては上部の共通電極36
とが形成される。
よりイメージセンサ全体を覆うように15000Å程度の厚
さで着膜し（125）、所望のパターンを得るためにフォ
トリソエッチング工程でパターニングする（126）。こ
れにより、受光素子11′においては、金属電極22に電源
を供給する配線部分と、透明電極24から電荷を取り出
し、TFTのドレイン電極の一部28aに接続する配線30a部
分と、TFTのソース電極の一部28bから多層配線13へと電
荷を導き出す配線30b部分と、さらに多層配線13にいて
上部の配線32と、負荷容量においては上部の共通電極36
とが形成される。
最後に、パシベーション層（図示せず）であるポリイミ
ドを塗布し（127）、プリベークを行った後にフォトリ
ソエッチング工程でパターニングを行い（128）、さら
にベーキングしてパシベーション層を形成する（12
9）。この後、Descumを行い（130）、不要に残っている
ポリイミドを取り除く。
ドを塗布し（127）、プリベークを行った後にフォトリ
ソエッチング工程でパターニングを行い（128）、さら
にベーキングしてパシベーション層を形成する（12
9）。この後、Descumを行い（130）、不要に残っている
ポリイミドを取り除く。
そして、上記イメージセンサにおいて、駆動用IC15等を
実装し、ワイヤボンディング、組み立てが為され、イメ
ージセンサが完成する。
実装し、ワイヤボンディング、組み立てが為され、イメ
ージセンサが完成する。
次に、本発明に係る一実施例のイメージセンサの駆動方
法について説明する。
法について説明する。
受光素子アレイ11上に配置された原稿（図示せず）に光
源（図示せず）からの光が照射されると、その反射光が
受光素子（フォトダイオードPD）に照射し、原稿の濃淡
に応じた電荷を発生させ、受光素子11′の寄生容量等に
蓄積される。ゲートパルス発生回路（図示せず）からゲ
ートパルスφＧに基づき薄膜トランジスタＴがオンの状
態になると、フォトダイオードPDと共通信号線14側を接
続して寄生容量等に蓄積された電荷を負荷容量Cnに転送
蓄積される。具体的に第１ブロックのフォトダイオード
PD1,1〜PD1,nに電荷が発生した場合について説明する
と、ゲートパルス発生回路からゲートパルスφG1が印加
されると、薄膜トランジスタT1,1〜T1,nがオンの状態に
なり、フォトダイオードPD1,1〜PD1,nに発生した電荷が
マトリックス状の多層配線13を経由して、負荷容量Cl〜
Cnに転送蓄積される。この後、薄膜トランジスタT1,1〜
T1,nがオフ状態になる。
源（図示せず）からの光が照射されると、その反射光が
受光素子（フォトダイオードPD）に照射し、原稿の濃淡
に応じた電荷を発生させ、受光素子11′の寄生容量等に
蓄積される。ゲートパルス発生回路（図示せず）からゲ
ートパルスφＧに基づき薄膜トランジスタＴがオンの状
態になると、フォトダイオードPDと共通信号線14側を接
続して寄生容量等に蓄積された電荷を負荷容量Cnに転送
蓄積される。具体的に第１ブロックのフォトダイオード
PD1,1〜PD1,nに電荷が発生した場合について説明する
と、ゲートパルス発生回路からゲートパルスφG1が印加
されると、薄膜トランジスタT1,1〜T1,nがオンの状態に
なり、フォトダイオードPD1,1〜PD1,nに発生した電荷が
マトリックス状の多層配線13を経由して、負荷容量Cl〜
Cnに転送蓄積される。この後、薄膜トランジスタT1,1〜
T1,nがオフ状態になる。
次に、タイミング発生回路（図示せず）は、駆動用IC15
の読み出し用のスイッチSW1〜SWnに読み出しスイッチン
グ信号φsl〜φsnを順次印加するとともに、これに１タ
イミングづつ遅れて駆動用IC15のリセット用スイッチン
グ素子RS1〜RSnにリセットスイッチング信号φR1〜φRn
を順次印加する。これにより、負荷容量C1〜Cnに蓄積さ
れている電荷は画像信号として出力（T out）される。
そして次のブロックの受光素子（フォトダイオードPD）
に発生している電荷の転送がおこなわれる。
の読み出し用のスイッチSW1〜SWnに読み出しスイッチン
グ信号φsl〜φsnを順次印加するとともに、これに１タ
イミングづつ遅れて駆動用IC15のリセット用スイッチン
グ素子RS1〜RSnにリセットスイッチング信号φR1〜φRn
を順次印加する。これにより、負荷容量C1〜Cnに蓄積さ
れている電荷は画像信号として出力（T out）される。
そして次のブロックの受光素子（フォトダイオードPD）
に発生している電荷の転送がおこなわれる。
本実施例のイメージセンサ製造方法によれば、イメージ
センサにおいて、薄膜トランジスタスイッチ素子のオー
ミックコンタクト層28であってソース電極の一部28bと
ドレイン電極の一部28aになるn+ａ−Si:Hの半導体層の
上にバリヤメタル41としてのクロム層を設けて、配線層
30となるアルミニウムの蒸着またはスパッタ法による着
膜時のダメージを防ぐことにより、オーミックコンタク
ト層28のn+ａ−Si:Hの特性を保持してイメージセンサの
信頼性を高めることができる効果がある。さらに、バリ
ヤメタル41としての前記クロム層を形成する際に、クロ
ム層を受光素子11′の下部の共通電極となる金属電極22
を兼ねるように同一のフォトリソ工程で形成するように
したため、受光素子11′とTFTを別々に形成する場合に
比べ、一連の製造工程で両者を同時に形成するため、よ
り簡易な工程でイメージセンサを製造できる効果があ
る。
センサにおいて、薄膜トランジスタスイッチ素子のオー
ミックコンタクト層28であってソース電極の一部28bと
ドレイン電極の一部28aになるn+ａ−Si:Hの半導体層の
上にバリヤメタル41としてのクロム層を設けて、配線層
30となるアルミニウムの蒸着またはスパッタ法による着
膜時のダメージを防ぐことにより、オーミックコンタク
ト層28のn+ａ−Si:Hの特性を保持してイメージセンサの
信頼性を高めることができる効果がある。さらに、バリ
ヤメタル41としての前記クロム層を形成する際に、クロ
ム層を受光素子11′の下部の共通電極となる金属電極22
を兼ねるように同一のフォトリソ工程で形成するように
したため、受光素子11′とTFTを別々に形成する場合に
比べ、一連の製造工程で両者を同時に形成するため、よ
り簡易な工程でイメージセンサを製造できる効果があ
る。
また、別の実施例として、上記薄膜トランジスタスイッ
チ素子（TFT）のバリヤメタル41と受光素子11′の金属
電極22をタンタル（Ta）層で形成することも可能であ
る。クロム（Cr）層の場合、TFTは保護膜で保護されて
いるが、水分が浸透してきてCrとCr間のリークの経路と
なって電気分解を起こし、Cr表面が酸化する電食が起こ
ることがあり、Cr表面で酸化した物質が更に水に溶解し
て消失してしまう問題があったが、Taは電食に強いた
め、この電食を防止することができる。
チ素子（TFT）のバリヤメタル41と受光素子11′の金属
電極22をタンタル（Ta）層で形成することも可能であ
る。クロム（Cr）層の場合、TFTは保護膜で保護されて
いるが、水分が浸透してきてCrとCr間のリークの経路と
なって電気分解を起こし、Cr表面が酸化する電食が起こ
ることがあり、Cr表面で酸化した物質が更に水に溶解し
て消失してしまう問題があったが、Taは電食に強いた
め、この電食を防止することができる。
但し、Ta層を形成する場合は、上記製造方法においても
説明した通り、受光素子とTFT部分を同時に形成するよ
うにしているので、Taパターニング時において、その下
層となるn+ａ−Si:Hの半導体層27でエッチングが止まる
こと、および受光素子のａ−Si:Hの光導電層23をパター
ニング時において、その下層のTa層でエッチングが止ま
ることが、Taの特性として要求される。従って、Taがエ
ッチングされる時のn+ａ−Si:Hとの選択比がとれ、ａ−
Si:Hがエッチングされる時のTaとの選択比がとれるよう
にしなければならない。
説明した通り、受光素子とTFT部分を同時に形成するよ
うにしているので、Taパターニング時において、その下
層となるn+ａ−Si:Hの半導体層27でエッチングが止まる
こと、および受光素子のａ−Si:Hの光導電層23をパター
ニング時において、その下層のTa層でエッチングが止ま
ることが、Taの特性として要求される。従って、Taがエ
ッチングされる時のn+ａ−Si:Hとの選択比がとれ、ａ−
Si:Hがエッチングされる時のTaとの選択比がとれるよう
にしなければならない。
具体的にそれぞれのパターニング状況について説明する
と、TFTにおけるTaパターニング時において、塩素系ガ
ス（CCl4等）を使ってドライエッチングすれば、Taとそ
の下層の半導体層27のn+ａ−Si:Hとのエッチングの選択
比が、Ta:n+ａ−Si:H＝4:1となる。これは、Taが４の割
合でエッチングされると、同時にn+ａ−Si:Hが１の割合
でエッチングされることになるため、Taのエッチングが
n+ａ−Si:Hの半導体層27で止まることになる。また、受
光素子のａ−Si:Hの光導電層23をパターニング時におい
て、フッ素系ガス（CF4等）を使ってドライエッチング
すれば、ａ−Si:Hとその下層の金属電極22のTaとのエッ
チングの選択比が、ａ−Si:H:Ta＝11:1となる。これ
は、ａ−Si:Hが11の割合でエッチングされると、同時に
Taが１の割合でエッチングされることになるため、ａ−
Si:Hのエッチングが金属電極22のTaで止まることにな
る。
と、TFTにおけるTaパターニング時において、塩素系ガ
ス（CCl4等）を使ってドライエッチングすれば、Taとそ
の下層の半導体層27のn+ａ−Si:Hとのエッチングの選択
比が、Ta:n+ａ−Si:H＝4:1となる。これは、Taが４の割
合でエッチングされると、同時にn+ａ−Si:Hが１の割合
でエッチングされることになるため、Taのエッチングが
n+ａ−Si:Hの半導体層27で止まることになる。また、受
光素子のａ−Si:Hの光導電層23をパターニング時におい
て、フッ素系ガス（CF4等）を使ってドライエッチング
すれば、ａ−Si:Hとその下層の金属電極22のTaとのエッ
チングの選択比が、ａ−Si:H:Ta＝11:1となる。これ
は、ａ−Si:Hが11の割合でエッチングされると、同時に
Taが１の割合でエッチングされることになるため、ａ−
Si:Hのエッチングが金属電極22のTaで止まることにな
る。
また、TFTにおけるドライエッチングの際に、Taとn+ａ
−Si:Hの選択比を考慮するだけでなく、トップ絶縁層29
との選択比も考慮しなければ、トップ絶縁層29がエッチ
ングされてしまい、チャネルのａ−Si:Hの半導体活性層
27に穴が開いてしまうので注意を必要とする。
−Si:Hの選択比を考慮するだけでなく、トップ絶縁層29
との選択比も考慮しなければ、トップ絶縁層29がエッチ
ングされてしまい、チャネルのａ−Si:Hの半導体活性層
27に穴が開いてしまうので注意を必要とする。
上記別の実施例によれば、イメージセンサにおいて、薄
膜トランジスタスイッチ素子のオーミックコンタクト層
28であってソース電極の一部28bとドレイン電極一部28a
になるn+ａ−Si:Hの半導体層の上にバリヤメタルとして
のタンタル（Ta）層を設けて、配線層30となるアルミニ
ウムの蒸着またはスパッタ法による着膜時のダメージを
防ぐことにより、オーミックコンタクト層28のn+ａ−S
i:Hの特性を保持してイメージセンサの信頼性を高める
ことができる効果があるし、バリヤメタル41としての前
記タンタル層を形成する際に、タンタル層を受光素子1
1′の下部の共通電極となる金属電極22を兼ねるように
同一のフォトリソ工程で形成するようにしたため、受光
素子11′とTFTを別々に形成する場合に比べ、一連の製
造工程で両者を同時に形成するので、より簡易な工程で
イメージセンサを製造できる効果がある。加えて、クロ
ムのように電食して消失することが少なく、TFTの信頼
性を向上させることができる効果がある。
膜トランジスタスイッチ素子のオーミックコンタクト層
28であってソース電極の一部28bとドレイン電極一部28a
になるn+ａ−Si:Hの半導体層の上にバリヤメタルとして
のタンタル（Ta）層を設けて、配線層30となるアルミニ
ウムの蒸着またはスパッタ法による着膜時のダメージを
防ぐことにより、オーミックコンタクト層28のn+ａ−S
i:Hの特性を保持してイメージセンサの信頼性を高める
ことができる効果があるし、バリヤメタル41としての前
記タンタル層を形成する際に、タンタル層を受光素子1
1′の下部の共通電極となる金属電極22を兼ねるように
同一のフォトリソ工程で形成するようにしたため、受光
素子11′とTFTを別々に形成する場合に比べ、一連の製
造工程で両者を同時に形成するので、より簡易な工程で
イメージセンサを製造できる効果がある。加えて、クロ
ムのように電食して消失することが少なく、TFTの信頼
性を向上させることができる効果がある。
（発明の効果） 請求項１記載の発明によれば、イメージセンサの製造方
法において、薄膜トランジスタスイッチ素子（TFT）の
オーミックコンタクト層の半導体層の上にバリヤメタル
としてのクロム層を形成して、配線層のアルミニウム等
の金属の蒸着またはスパッタ法による着膜時のダメージ
を防ぐことにより、n+ａ−Si:Hの半導体層の特性を保持
してイメージセンサの信頼性を高めることができるし、
また前記クロム層を形成する際に、受光素子の下部電極
部分を兼ねるように同一のフォトリソ工程で形成するよ
うにしたため、受光素子とTFTを別々に形成するより簡
易にイメージセンサを製造できる効果がある。
法において、薄膜トランジスタスイッチ素子（TFT）の
オーミックコンタクト層の半導体層の上にバリヤメタル
としてのクロム層を形成して、配線層のアルミニウム等
の金属の蒸着またはスパッタ法による着膜時のダメージ
を防ぐことにより、n+ａ−Si:Hの半導体層の特性を保持
してイメージセンサの信頼性を高めることができるし、
また前記クロム層を形成する際に、受光素子の下部電極
部分を兼ねるように同一のフォトリソ工程で形成するよ
うにしたため、受光素子とTFTを別々に形成するより簡
易にイメージセンサを製造できる効果がある。
請求項２記載の発明によれば、イメージセンサの製造方
法において、薄膜トランジスタスイッチ素子（TFT）の
オーミックコンタクト層の半導体層の上にバリヤメタル
としてのタンタル層を形成して、配線層のアルミニウム
等の金属の蒸着またはスパッタ法による着膜時のダメー
ジを防ぐことにより、n+ａ−Si:Hの半導体層の特性を保
持してイメージセンサの信頼性を高めることができる
し、また前記タンタル層を形成する際に、受光素子の下
部電極部分を兼ねるように同一のフォトリソ工程で形成
するようにしたため、受光素子とTFTを別々に形成する
より簡易にイメージセンサを製造できるし、またバリヤ
メタルとしてのタンタルは、クロムより電食に強いた
め、さらに信頼性の高いイメージセンサを製造できる効
果がある。
法において、薄膜トランジスタスイッチ素子（TFT）の
オーミックコンタクト層の半導体層の上にバリヤメタル
としてのタンタル層を形成して、配線層のアルミニウム
等の金属の蒸着またはスパッタ法による着膜時のダメー
ジを防ぐことにより、n+ａ−Si:Hの半導体層の特性を保
持してイメージセンサの信頼性を高めることができる
し、また前記タンタル層を形成する際に、受光素子の下
部電極部分を兼ねるように同一のフォトリソ工程で形成
するようにしたため、受光素子とTFTを別々に形成する
より簡易にイメージセンサを製造できるし、またバリヤ
メタルとしてのタンタルは、クロムより電食に強いた
め、さらに信頼性の高いイメージセンサを製造できる効
果がある。
第１図は本発明の一実施例に係るイメージセンサの外観
断面説明図、第２図（ａ）（ｂ）はそれぞれ第１図の受
光素子部分の平面説明図と断面説明図、第３図（ａ）
（ｂ）はそれぞれ第１図の電荷転送部の平面説明図と断
面説明図、第４図（ａ）（ｂ）はそれぞれ第１図の多層
配線と負荷容量の平面説明図と断面説明図、第５図は本
発明の一実施例に係るイメージセンサの製造方法のフロ
ー図、第６図は従来のイメージセンサの等価回路図、第
７図は従来の電荷転送部の断面説明図である。 11……受光素子アレイ 12……電荷転送部 13……多層配線 14……共通信号線 15……駆動用IC 16……出力線 21……基板 22……金属電極 23……光導電層 24……透明電極 25……ゲート電極 26……ゲート絶縁層 27……半導体活性層 28……オーミックコンタクト層 29……トップ絶縁層 30……アルミニウム層 31……縦配線 32……横配線 33……第１の絶縁層 34……第２の絶縁層 35……コンタクトホール 36……上部電極 41……バリヤメタル
断面説明図、第２図（ａ）（ｂ）はそれぞれ第１図の受
光素子部分の平面説明図と断面説明図、第３図（ａ）
（ｂ）はそれぞれ第１図の電荷転送部の平面説明図と断
面説明図、第４図（ａ）（ｂ）はそれぞれ第１図の多層
配線と負荷容量の平面説明図と断面説明図、第５図は本
発明の一実施例に係るイメージセンサの製造方法のフロ
ー図、第６図は従来のイメージセンサの等価回路図、第
７図は従来の電荷転送部の断面説明図である。 11……受光素子アレイ 12……電荷転送部 13……多層配線 14……共通信号線 15……駆動用IC 16……出力線 21……基板 22……金属電極 23……光導電層 24……透明電極 25……ゲート電極 26……ゲート絶縁層 27……半導体活性層 28……オーミックコンタクト層 29……トップ絶縁層 30……アルミニウム層 31……縦配線 32……横配線 33……第１の絶縁層 34……第２の絶縁層 35……コンタクトホール 36……上部電極 41……バリヤメタル
Claims (2)
- 【請求項１】基板上に受光素子と薄膜トランジスタスイ
ッチ素子とを形成するイメージセンサ製造方法におい
て、 前記基板上に前記薄膜トランジスタスイッチ素子のゲー
ト電極として金属電極を形成し、前記金属電極を覆うよ
うにゲート絶縁層を形成し、前記ゲート絶縁層上に前記
金属電極に対応するように半導体活性層を設け、前記半
導体活性層上にオーミックコンタクト層として半導体層
を形成し、前記半導体層を分割してドレイン電極とソー
ス電極の一部を形成し、前記ドレイン電極と前記ソース
電極となる部分をバリヤメタルとしてのクロム層で覆う
ようにし、前記クロム層を形成する際に同時に受光素子
の下部電極を形成し、前記下部電極上に前記受光素子の
光導電層、上部電極を形成し、前記上部電極と前記ドレ
イン電極部分を接続する金属配線を形成したことを特徴
とするイメージセンサ製造方法。 - 【請求項２】基板上に受光素子と薄膜トランジスタスイ
ッチ素子とを形成するイメージセンサ製造方法におい
て、 前記基板上に前記薄膜トランジスタスイッチ素子のゲー
ト電極として金属電極を形成し、前記金属電極を覆うよ
うにゲート絶縁層を形成し、前記ゲート絶縁層上に前記
金属電極に対応するように半導体活性層を設け、前記半
導体活性層上にオーミックコンタクト層として半導体層
を形成し、前記半導体層を分割してドレイン電極とソー
ス電極の一部を形成し、前記ドレイン電極と前記ソース
電極となる部分をバリヤメタルとしてのタンタル層で覆
うようにし、前記タンタル層を形成する際に同時に受光
素子の下部電極を形成し、前記下部電極上に前記受光素
子の光導電層、上部電極を形成し、前記上部電極と前記
ドレイン電極部分を接続する金属配線を形成したことを
特徴とするイメージセンサ製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1296254A JPH0734467B2 (ja) | 1989-11-16 | 1989-11-16 | イメージセンサ製造方法 |
| US07/578,604 US5075244A (en) | 1989-11-16 | 1990-09-07 | Method of manufacturing image sensors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1296254A JPH0734467B2 (ja) | 1989-11-16 | 1989-11-16 | イメージセンサ製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03157970A JPH03157970A (ja) | 1991-07-05 |
| JPH0734467B2 true JPH0734467B2 (ja) | 1995-04-12 |
Family
ID=17831191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1296254A Expired - Lifetime JPH0734467B2 (ja) | 1989-11-16 | 1989-11-16 | イメージセンサ製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5075244A (ja) |
| JP (1) | JPH0734467B2 (ja) |
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| JPH0423470A (ja) * | 1990-05-18 | 1992-01-27 | Fuji Xerox Co Ltd | イメージセンサ |
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-
1989
- 1989-11-16 JP JP1296254A patent/JPH0734467B2/ja not_active Expired - Lifetime
-
1990
- 1990-09-07 US US07/578,604 patent/US5075244A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5075244A (en) | 1991-12-24 |
| JPH03157970A (ja) | 1991-07-05 |
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