JPH04142640A - アドレス変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、論理アドレス空間から物理アドレス空間へ
のアドレス変換装置に関するものである。

〔従来の技術〕

従来、マイクロコンピュータのアドレス変換は、ソフト
ウェアの生産性をよくするために、プログラムを作成す
る論理アドレス空間と、プログラムが実際に動作する物
理アドレス空間とを独立に用意し、それらを結びつける
方法として広く行われている。

〔発明が解決しようとする課題〕

ところが、近年ソフトウェアの大型化によりマイクロプ
ロセッサにおいてもオペレーションシステムを実装する
場合か増加してきており、論理アドレス空間にオペレー
ションシステム用ページを有する場合に、オペレーショ
ンシステムの高速動作の要求か高くなっている。

この発明の目的は、オペレーションシステムのアドレス
変換のためのオーバヘッドを抑制できるアドレス変換装
置を提供することにある。

〔課題を解決するための手段〕

この発明は、第１図に示すように、オペレーションシス
テム用ページを含む複数ページを有する論理アドレス空
間に対応する論理アドレスを、物理アドレス空間に対応
する物理アドレスに変換する演算手段Ｍｌと、入力され
る前記論理アドレスを、前記演算手段Ｍ１を介して出力
するか、あるいは、演算手段Ｍｌを介在させることなく
出力するかに切り換え可能な切換手段Ｍ２と、入力され
る前記論理アドレスがオペレーションシステム用ページ
でのアドレスか否かを判定して、オペレーションシステ
ム用ページでのアドレスであれば前記切換手段Ｍ２を制
御して当該論理アドレスを演算手段Ｍ１を介在させるこ
となく物理アドレスとして出力する切換制御手段Ｍ３と
を備えたアドレス変換装置をその要旨とするものである
。

〔作用〕

切換制御手段Ｍ３は、入力される論理アドレスがオペレ
ーションシステム用ページでのアドレスか否かを判定し
て、オペレーションシステム用ページでのアドレスであ
れば切換手段Ｍ２を制御して当該論理アドレスを演算手
段Ｍ１を介在させることなく物理アドレスとして出力さ
せる。

Ｃ実施例〕 以下、この発明を具体化した一実施例を図面に従って説
明する。

第２図にはマイクロコンピュータの全体構成を示す。

中央処理ユニット（以下、ＣＰＵという）１にはメモリ
マネージメントユニット（以下、ＭＭＵという）２が接
続されるとともに、ＭＭＵ２にはメモリユニット（以下
、ＭＥＭという）３か接続されている。そして、ＣＰＵ
Ｉがプログラムを実行する場合に、ＣＰＵ　１は論理ア
ドレスをＭＭＵ２に送り、ＭＭＵ２は物理アドレスへの
変換を行い、ＭＥＭ３に送る。ＭＥＭ３は物理アドレス
のの内容（命令コード）をＣＰＵ　ｌに返送するように
なっている。

第３図にはマイクロコンピュータの機能別構成を示す。

論理アドレス空間４には第１〜第４ページＰＩ。

Ｐ２．Ｐ３．Ｐ４が割り付けられ、第１ページＰｌがオ
ペレーションシステム用ページとなっている。又、物理
アドレス空間５には第１〜第４アドレス空間５ａ、５ｂ
、５ｃ、５ｄが設けられている。物理アドレス空間５の
各アドレス空間５ａ。

５ｂ、５ｃ、５ｄは論理アドレス空間４の各ページＰＩ
、Ｐ２．Ｐ３．Ｐ４に対応するものである。

論理アドレス空間４の第２ページＰ２と物理アドレス空
間５の第２アドレス空間５ｂとは加算器６を介して接続
されている。又、論理アドレス空間４の第３ページＰ３
と物理アドレス空間５の第３アドレス空間５Ｃとは加算
器７を介して接続されている。さらに、論理アドレス空
間４の第４ページＰ４と物理アドレス空間５の第４アド
レス空間５ｄとは加算器８を介して接続されている。

又、論理アドレス空間４の第１ページＰＩと物理アドレ
ス空間５の第１アドレス空間５ａとは直接接続されてい
る。

ベース値記憶器９には論理アドレス空間４のアドレスか
ら物理アドレス空間５のアドレスに変換するためのベー
スアドレス値が記憶されており、各加算器６，７．８に
ベースアドレス値データを出力する。各加算器６．　７
．　８はこのベースアドレス値に論理アドレス空間４の
アドレス値を加算して物理アドレス空間５のアドレス値
に変換するようになっている。

本実施例では、ＭＭＵ２にて演算手段、切換手段及び切
換制御手段を構成し、又、ＣＰＵＩにて切換制御手段の
一部を構・成している。

次に、このように構成したマイクロコンピュータによる
アドレス変換動作を説明する。

ＣＰＵＩがプログラムを実行する場合に、ＣＰＵ１は、
ページ番号とページ内アドレスとからなる論理アドレス
をＭＭＵ２に送る。そして、ＭＭＵ２は論理アドレスの
ページ番号が第１ページＰｌ　（オペレーションシステ
ム用ページ）であると判定すると、ページ内アドレスに
「０」拡張を行い上位ビットを付は加える。尚、このと
き、ｒＱＪ拡張の他にも、「１」拡張等であってもよい
。

又、ＭＭＵ２は論理アドレスのページ番号が第２ページ
Ｐ２であると判定すると、加算器６においてページ内ア
ドレス値にベース値記憶器９のベースアドレス値を加算
して物理アドレスを生成する。さらに、ＭＭＵ２は論理
アドレスのページ番号が第３ページＰ３であると判定す
ると、加算器７においてページ内アドレス値にベース値
記憶器９のベースアドレス値を加算して物理アドレスを
生成する。さらには、ＭＭＵ２は論理アドレスのページ
・番号が第４ページＰ４であると判定すると、加算器８
においてページ内アドレス値にベース値記憶器９０ベー
スアドレス値を加算して物理アドレスを生成する。

そして、ＭＭＵ２にて物理アドレスに変換された後は、
ＭＥＭ３において、物理アドレスの内容（命令コード）
をＣＰＵ　１に返送する。その結果、ＣＰＵ１のプログ
ラム実行が行われる。

このように本実施例では、ＭＭＵ２は論理アドレスのペ
ージ番号が第１ページＰｉ（オペレーションシステム用
ページ）であれば、そのページ内アドレス値を「０」拡
張して上位ビットを付は加えるだけの操作により特別な
処理サイクルを使用することなく物理アドレスに変換す
るようにした。

つまり、ＣＰＵＩがオペレーションシステム用ページか
否かを示す論理アドレスを出力し、オペレーションシス
テム用ページであれば加算器を介在させることなく上位
ビットを付は加えるだけの処理により物理アドレスに変
換するようにした。

その結果、論理アドレス空間４の第１ページＰｌに書か
れたプログラムの実行速度は、第２〜第４ページＰ２〜
Ｐ４に書かれたプログラムの実行速度より速くなり、オ
ペレーションシステムのアドレス変換のためのオーバヘ
ッドを抑制できることとなる。

尚、この発明は上記実施例に限定されるものではな（、
例えば、上記実施例では論理アドレス空間に４つのペー
ジを設けたが、４つに限ることはない。又、オペレーシ
ョンシステム用ページも１つに限るものではない。

〔発明の効果〕

以上詳述したようにこの発明によれば、オペレーション
システムのアドレス変換のためのオーバヘッドを抑制で
きる優れた効果を発揮する。

【図面の簡単な説明】

第１図はクレーム対応図、第２図は実施例のマイクロコ
ンピュータの全体構成図、第３図はマイクロコンピュー
タの機能別の構成図である。 Ｍｌは演算手段、Ｍ２は切換手段、Ｍ３は切換制御手段
。 特許出願人　　日本電装　　株式会社 代　理　人　　弁理士　恩１）博宣（ほか１名）第２図 ４ト＋］−ド

Claims (1)

1. 【特許請求の範囲】 １、オペレーションシステム用ページを含む複数ページ
   を有する論理アドレス空間に対応する論理アドレスを、
   物理アドレス空間に対応する物理アドレスに変換する演
   算手段と、入力される前記論理アドレスを、前記演算手
   段を介して出力するか、あるいは、演算手段を介在させ
   ることなく出力するかに切り換え可能な切換手段と、 入力される前記論理アドレスがオペレーションシステム
   用ページでのアドレスか否かを判定して、オペレーショ
   ンシステム用ページでのアドレスであれば前記切換手段
   を制御して当該論理アドレスを演算手段を介在させるこ
   となく物理アドレスとして出力する切換制御手段と を備えたことを特徴とするアドレス変換装置。