JPH03142546A - アドレス変換装置 - Google Patents
アドレス変換装置Info
- Publication number
- JPH03142546A JPH03142546A JP1279691A JP27969189A JPH03142546A JP H03142546 A JPH03142546 A JP H03142546A JP 1279691 A JP1279691 A JP 1279691A JP 27969189 A JP27969189 A JP 27969189A JP H03142546 A JPH03142546 A JP H03142546A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- address translation
- real
- logical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、アドレス変換装置に係り、特に、仮想計算機
システムにおけるアドレス変換装置に関する。
システムにおけるアドレス変換装置に関する。
［従来の技術］
一般に、仮想計算機システムにおいては、１つの実計算
機（以下、ホスト計算機という）の下に、いくつかの仮
想計算機（以下、９Ｍという）を定義することができる
。定義された各ＶＭの記憶装置は、実計算機の記憶装置
の写像（こより実現することができ、その方法として、
従来、次に説明する２つの方法が知られている。
機（以下、ホスト計算機という）の下に、いくつかの仮
想計算機（以下、９Ｍという）を定義することができる
。定義された各ＶＭの記憶装置は、実計算機の記憶装置
の写像（こより実現することができ、その方法として、
従来、次に説明する２つの方法が知られている。
（１）ページ可能ＶＭ
第１の方法は、実計算機の仮想空間の連続した部分空間
をＶＭの主記憶として与えるものであり。
をＶＭの主記憶として与えるものであり。
ＶＭの論理アドレスは、ＶＭの動的アドレス変換（ＤＡ
Ｔ） 、主記憶開始番地と呼ばれる各ページ可能ＶＭに
固有の一定値の加算及び実計算機のＤＡＴを行うことに
より、実記憶装置のアドレスに変換される。
Ｔ） 、主記憶開始番地と呼ばれる各ページ可能ＶＭに
固有の一定値の加算及び実計算機のＤＡＴを行うことに
より、実記憶装置のアドレスに変換される。
−’（２）常駐ＶＭ
第２の方法は、実計算機の絶対アドレス空間の連続した
部分空間をＶＭの主記憶として与えるものであり、ＶＭ
の論理アドレスは、ＶＭのＤＡＴと主記憶開始番地の加
算とを行うことにより、実記憶装置のアドレスに変換さ
れる。
部分空間をＶＭの主記憶として与えるものであり、ＶＭ
の論理アドレスは、ＶＭのＤＡＴと主記憶開始番地の加
算とを行うことにより、実記憶装置のアドレスに変換さ
れる。
以下、前記第２の方法による従来技術を図面により説明
する。
する。
第２図は従来技術による常駐■Ｍのアドレス変換装置の
構成を示すブロック図である。第２図において、１００
はセグメントテーブルオリジンレジスタ（ＳＴＯ）、１
１０は上記・１ａ開始番地レジスタ（ＭＳＯＲＧＲ）、
１２０は論理アドレスレジスタ（ＬＡＲ）、１３０．１
３２．１３４は３人力加算器、↓４０はセグメントテー
ブル（Ｓ Ｔ）、１４５はページテーブル（ＰＴ）、１
５０は実アドレスレジスタである。
構成を示すブロック図である。第２図において、１００
はセグメントテーブルオリジンレジスタ（ＳＴＯ）、１
１０は上記・１ａ開始番地レジスタ（ＭＳＯＲＧＲ）、
１２０は論理アドレスレジスタ（ＬＡＲ）、１３０．１
３２．１３４は３人力加算器、↓４０はセグメントテー
ブル（Ｓ Ｔ）、１４５はページテーブル（ＰＴ）、１
５０は実アドレスレジスタである。
第２図において、ＬＡＲ１２０には、ＶＭの論理アドレ
スが格納されており、この論理アドレスは、セグメント
インデックス（ＳＸ）、ページインデックス（ｐｘ）及
びバイトインデックス（ＢＸ）よりなる。
スが格納されており、この論理アドレスは、セグメント
インデックス（ＳＸ）、ページインデックス（ｐｘ）及
びバイトインデックス（ＢＸ）よりなる。
ＬＡＲ１２０のＳＸと、５ＴＯＲ１００に格納されてい
るセグメントテーブルオリジン（ＳＴＯ）と、ＭＳＯＲ
ＧＲＩＩＯに格納されている主記憶開始番地（ＭＳＯＲ
Ｇ）とは、３人力加算器１３０により加算され、信号、
ｉＩＭ １３１にセグメントテーブルエントリ（ＳＴＥ
）の実記憶アドレスとして出力される。
るセグメントテーブルオリジン（ＳＴＯ）と、ＭＳＯＲ
ＧＲＩＩＯに格納されている主記憶開始番地（ＭＳＯＲ
Ｇ）とは、３人力加算器１３０により加算され、信号、
ｉＩＭ １３１にセグメントテーブルエントリ（ＳＴＥ
）の実記憶アドレスとして出力される。
５Ｔ１４０は、このＳＴＥの実記憶アドレスにより索引
され、前記ＳＴＥ内のページテーブルオリジン（ＰＴ○
）１４１を信号線１４２に出力する。このＰＴ○１４↓
と、ＬＡＲ１２０（７）ＰＸと、ＭＳＯＲＧＲＩ １０
に格納されているＭ Ｓ ＯＲＧとは、３人力加算器１
３２により加算され、信号ＩＩ １３２にページテーブ
ルエントリ（ＰＴＥ）の実記・喀アドレスとして出力さ
れる。
され、前記ＳＴＥ内のページテーブルオリジン（ＰＴ○
）１４１を信号線１４２に出力する。このＰＴ○１４↓
と、ＬＡＲ１２０（７）ＰＸと、ＭＳＯＲＧＲＩ １０
に格納されているＭ Ｓ ＯＲＧとは、３人力加算器１
３２により加算され、信号ＩＩ １３２にページテーブ
ルエントリ（ＰＴＥ）の実記・喀アドレスとして出力さ
れる。
ＰＴ１４５は、このＰＴＥの実アドレスにより索引され
、ＰＴＥを検出し、このＰＴＥに含まれるＰＦＲＡを出
力する。このＰＦＲＡと、ＬＡＲ１２０のＢＸと、ＭＳ
ＯＲＧＲＩＩＯに格納されているＭＳＯＲＧとは、３人
力加算器１３４により加算され、これにより、ＬＡＲに
格納されているＶＭの論理アドレスに対応する実記憶ア
ドレスか求まる。この実記憶アドレスは、実アドレスレ
ジスタｉ ５０に格納される。
、ＰＴＥを検出し、このＰＴＥに含まれるＰＦＲＡを出
力する。このＰＦＲＡと、ＬＡＲ１２０のＢＸと、ＭＳ
ＯＲＧＲＩＩＯに格納されているＭＳＯＲＧとは、３人
力加算器１３４により加算され、これにより、ＬＡＲに
格納されているＶＭの論理アドレスに対応する実記憶ア
ドレスか求まる。この実記憶アドレスは、実アドレスレ
ジスタｉ ５０に格納される。
前述のアドレス変換動作において、ＶＭのプログラム状
態語（ＰＳＷ）内のアドレス変換モードヒツトがオフの
場合、セレクタ１６０は、ＰＦＲＡの代りに、ＬＡＲ１
２０のＳＸとＰＸとを選択し、３人力加算器１３４は、
このＳＸとＰＸとを用いて、前述と同様に実記憶アドレ
スを求めることができる。
態語（ＰＳＷ）内のアドレス変換モードヒツトがオフの
場合、セレクタ１６０は、ＰＦＲＡの代りに、ＬＡＲ１
２０のＳＸとＰＸとを選択し、３人力加算器１３４は、
このＳＸとＰＸとを用いて、前述と同様に実記憶アドレ
スを求めることができる。
なお、前述のようなアドレス変換装置に関する従来技術
として、例えば、特開昭６０−２１５２６５号公報等に
記載された技術が知られている。
として、例えば、特開昭６０−２１５２６５号公報等に
記載された技術が知られている。
［発明が解決しようとする課題］ ゛
前記従来技術は、ＶＭのアドレス変換のために使用する
ハードウェア量について配慮しておらず、特に、ハード
ウェア量の制限の厳しい中小型の計算機により仮想計算
機を実現する場合に、ハードウェア量の大幅な増加を招
いてしまうという問題点を有している。
ハードウェア量について配慮しておらず、特に、ハード
ウェア量の制限の厳しい中小型の計算機により仮想計算
機を実現する場合に、ハードウェア量の大幅な増加を招
いてしまうという問題点を有している。
本発明の目的は、前記従来技術の問題点を解決し、僅か
なハードウェアにより構成することのできる、仮想計算
機のアドレス変換装置を提供することにある。
なハードウェアにより構成することのできる、仮想計算
機のアドレス変換装置を提供することにある。
［課題を解決するための手段］
本発明によれば前記目的は、アドレス変換モードを判定
する手段を有し、アドレス変換モードがオンであるとき
に、論理アドレスによるメモリアクセスで、アドレス変
換バッファ内に該論理アドレスに対応する実アドレス、
または、絶対アドレスが格納されていない場合に、マイ
クロプログラムを起動してアドレス変換処理を行う計算
機システムにおいて、仮想計算機が走行中であることを
示すラッチを設け、該ラッチがオンで仮想計算機が走行
中である場合、仮想計算機のアドレス変換モードがどの
ような場合にも、該アドレス変換モードを強制的にオン
とする手段を備えることにより達成される。
する手段を有し、アドレス変換モードがオンであるとき
に、論理アドレスによるメモリアクセスで、アドレス変
換バッファ内に該論理アドレスに対応する実アドレス、
または、絶対アドレスが格納されていない場合に、マイ
クロプログラムを起動してアドレス変換処理を行う計算
機システムにおいて、仮想計算機が走行中であることを
示すラッチを設け、該ラッチがオンで仮想計算機が走行
中である場合、仮想計算機のアドレス変換モードがどの
ような場合にも、該アドレス変換モードを強制的にオン
とする手段を備えることにより達成される。
［作 用コ
仮想計算機が動作中、アドレス変換モードは常にオンと
される。これにより、本発明は、メモリを論理アドレス
でアクセスする際に、アドレス変換バッファに論理アド
レスに対応する実アドレスまたは絶対アドレスが格納゛
されていない場合、マイクロプログラムが起動され、こ
のマイクロプログラムの制御下で、仮想計算機の属性に
応じたアドレス変換処理が行われ、実アドレスまたは絶
対アドレスを求めることができ、この求められたアドレ
スにより、メモリをアクセスすることができる。
される。これにより、本発明は、メモリを論理アドレス
でアクセスする際に、アドレス変換バッファに論理アド
レスに対応する実アドレスまたは絶対アドレスが格納゛
されていない場合、マイクロプログラムが起動され、こ
のマイクロプログラムの制御下で、仮想計算機の属性に
応じたアドレス変換処理が行われ、実アドレスまたは絶
対アドレスを求めることができ、この求められたアドレ
スにより、メモリをアクセスすることができる。
また、仮想計算機がアドレス変換モードでない場合にも
、マイクロプログラムにより、主犯・報開始番地の加算
が行われ、実メモリのアドレスを算出することができ、
かつ、この実メモリアドレスは、アドレス変換バッファ
に登録される。本発明は、これにより、主記憶開始番地
専用の加算器を備える必要がなくなり、ハードウェアの
増加を抑えることができる。
、マイクロプログラムにより、主犯・報開始番地の加算
が行われ、実メモリのアドレスを算出することができ、
かつ、この実メモリアドレスは、アドレス変換バッファ
に登録される。本発明は、これにより、主記憶開始番地
専用の加算器を備える必要がなくなり、ハードウェアの
増加を抑えることができる。
［実施例コ
以下、本発明によるアドレス変換装置の一実施例を図面
により詳細に説明する。
により詳細に説明する。
第１図は本発明の一実施例の構成を示すブロック図であ
る。第１図において、１０はＶＭ走行判定ラッチ、１１
．１２はアドレス変換モード判定ラッチ、４ｏはアドレ
ス変換起動回路、５ｏはマイクロプログラム、６ｏはメ
モリ管理ユニット、７０はアドレス変換バッファ、８０
はメモリである。
る。第１図において、１０はＶＭ走行判定ラッチ、１１
．１２はアドレス変換モード判定ラッチ、４ｏはアドレ
ス変換起動回路、５ｏはマイクロプログラム、６ｏはメ
モリ管理ユニット、７０はアドレス変換バッファ、８０
はメモリである。
第１図に示す本発明の実施例において、ＶＭ走行判定ラ
ッチ１０は、ＶＭが走行中であることを示すモードラッ
チであり、ＶＭの走行のスタートを指示する命令でセッ
トされ、割り込み等の特定の要因により、ホスト計算機
に制御が移る際にリセットされる。また、アドレス変換
モード判定ラッチ１１は、ＰＳＷ内にあるアドレス変換
モードラッチであり、アドレス変換モード判定ラッチ１
２は、ＰＳＷ内にあるアドレス変換機構がサポートされ
ているか否かを示すラッチである。これらのラッチ１１
．１２は、ホスト計算機の走行中にはホスト計算機のＰ
ＳＷの内容が格納され、ＶＭの走行中にはＶＭのＰＳＷ
の内容が格納される。
ッチ１０は、ＶＭが走行中であることを示すモードラッ
チであり、ＶＭの走行のスタートを指示する命令でセッ
トされ、割り込み等の特定の要因により、ホスト計算機
に制御が移る際にリセットされる。また、アドレス変換
モード判定ラッチ１１は、ＰＳＷ内にあるアドレス変換
モードラッチであり、アドレス変換モード判定ラッチ１
２は、ＰＳＷ内にあるアドレス変換機構がサポートされ
ているか否かを示すラッチである。これらのラッチ１１
．１２は、ホスト計算機の走行中にはホスト計算機のＰ
ＳＷの内容が格納され、ＶＭの走行中にはＶＭのＰＳＷ
の内容が格納される。
そして、これらのラッチ１１．１２の両方が共に］′′
にセットされている場合、アドレス変換モードがオンと
なる。従って、これらのラッチ↓１．１２の出力の論理
積回路２０を介した信号と、ラッチ１０の出力とを論理
和回路２１を介した出力“Ｏ′′、“１”°は、それぞ
れ、アドレス変換モードのオフ、オンの判定結果を示し
、信号線３０を介してメモリ管理ユニット６０に送られ
る。
にセットされている場合、アドレス変換モードがオンと
なる。従って、これらのラッチ↓１．１２の出力の論理
積回路２０を介した信号と、ラッチ１０の出力とを論理
和回路２１を介した出力“Ｏ′′、“１”°は、それぞ
れ、アドレス変換モードのオフ、オンの判定結果を示し
、信号線３０を介してメモリ管理ユニット６０に送られ
る。
ＶＭが走行中、ラッチ１０は、 “１″にセットされて
おり、ラッチ１１，１２の内容で示されるＶＭのアドレ
ス変換モードによらず、常に、アドレス変換モードがオ
ンである判定が、信号線３０を介してメモリ管理ユニッ
ト６０に送られる。
おり、ラッチ１１，１２の内容で示されるＶＭのアドレ
ス変換モードによらず、常に、アドレス変換モードがオ
ンである判定が、信号線３０を介してメモリ管理ユニッ
ト６０に送られる。
メモリ８０に対するアクセス要求があると、信号線３０
上のアドレス変換モードの判定結果が調べられ、その内
容がオフの場合、メモリ管理ユニット６０は、信号線３
１から与えられる論理アドレスをそのままメモリの実ア
ドレスとしてメモリ８０をアクセスする。また、信号線
３０上のアドレス変換モードの判定結果の内容がオンの
場合、信号線３１上の論理アドレスが、アドレス変換バ
ッファ７０内に登録されているか否かが調べられる。
上のアドレス変換モードの判定結果が調べられ、その内
容がオフの場合、メモリ管理ユニット６０は、信号線３
１から与えられる論理アドレスをそのままメモリの実ア
ドレスとしてメモリ８０をアクセスする。また、信号線
３０上のアドレス変換モードの判定結果の内容がオンの
場合、信号線３１上の論理アドレスが、アドレス変換バ
ッファ７０内に登録されているか否かが調べられる。
アドレス変換バッファ７０は、論理アドレスが登録され
ている場合、該論理アドレスに対応する実アドレスを出
力し、メモリ管理ユニット６０は、この実アドレスによ
りメモリ８０をアクセスする。
ている場合、該論理アドレスに対応する実アドレスを出
力し、メモリ管理ユニット６０は、この実アドレスによ
りメモリ８０をアクセスする。
アドレス変換バッファ７ｏに、論理アドレスが登録され
ていない場合、メモリ管理ユニット６０は、アドレス変
換起動回路４０を介してマイクロプログラム５０を起動
し、マイクロプログラム５０は、仮想計算機の属性に応
じたアドレス変換処理を実行する。
ていない場合、メモリ管理ユニット６０は、アドレス変
換起動回路４０を介してマイクロプログラム５０を起動
し、マイクロプログラム５０は、仮想計算機の属性に応
じたアドレス変換処理を実行する。
マイクロプログラム５０は、次のように動作してアドレ
ス変換処理を実行する。
ス変換処理を実行する。
すなわち、ページ可能ＶＭであ、って、アドレス変換モ
ードがオフのとき、ＶＭの論理アドレスに対して主記憶
開始番地の加算を行い、さらに、ホスト計算機のＤＡＴ
処理を行うことによりメモリ８０の実アドレスを求める
。
ードがオフのとき、ＶＭの論理アドレスに対して主記憶
開始番地の加算を行い、さらに、ホスト計算機のＤＡＴ
処理を行うことによりメモリ８０の実アドレスを求める
。
ページ可能ＶＭであって、アドレス変換モードがオンの
とき、ＶＭの論理アドレスに対してＶＭのＤＡＴ処理を
行い、その結果に対して主記憶開始番地の加算を行い、
さらに、ホスト言１算機のＤＡＴ処理を行うことにより
メモリ８０の実アドレスを求める。
とき、ＶＭの論理アドレスに対してＶＭのＤＡＴ処理を
行い、その結果に対して主記憶開始番地の加算を行い、
さらに、ホスト言１算機のＤＡＴ処理を行うことにより
メモリ８０の実アドレスを求める。
常駐ＶＭであって、アドレス変換モードがオフのとき、
ＶＭの論理アドレスに対して主記憶開始番地の加算を行
い、さらに、ホスト計算機のＤＡＴ処理を行うことによ
りメモリ８０の実アドレスを求める。
ＶＭの論理アドレスに対して主記憶開始番地の加算を行
い、さらに、ホスト計算機のＤＡＴ処理を行うことによ
りメモリ８０の実アドレスを求める。
常駐ＶＭであって、アドレス変換モードがオンのとき、
ＶＭの論理アドレスに対してＶＭの論理アドレスに対し
てＶＭのＤＡＴ処理を行い、その結果に対して主記憶開
始番地の力ａ算を行ことによりメモリ８０の実アドレス
を得る。
ＶＭの論理アドレスに対してＶＭの論理アドレスに対し
てＶＭのＤＡＴ処理を行い、その結果に対して主記憶開
始番地の力ａ算を行ことによりメモリ８０の実アドレス
を得る。
前述のようにして、マイクロプログラム５０により求め
られた実アドレスは、対応する論理アドレス、空間識別
子、ＶＭ識別子及びアドレス変換モード識別子と共に、
アドレス変換バッファ７０に登録され、メモリ８０のア
クセスのために使用される。
られた実アドレスは、対応する論理アドレス、空間識別
子、ＶＭ識別子及びアドレス変換モード識別子と共に、
アドレス変換バッファ７０に登録され、メモリ８０のア
クセスのために使用される。
前述した本発明の実施例によれば、ＶＭのアドレス変換
を、マイクロプログラムを利用して実行することができ
るので、ハードウェアのわずかな増加のみで、ＶＭのア
ドレス変換装置を構成することができ、特に、ハードウ
ェア量の制限が厳しい中、小型の計１′Ｊ−機を用いて
容易に仮想計算機を実現することが可能となる。
を、マイクロプログラムを利用して実行することができ
るので、ハードウェアのわずかな増加のみで、ＶＭのア
ドレス変換装置を構成することができ、特に、ハードウ
ェア量の制限が厳しい中、小型の計１′Ｊ−機を用いて
容易に仮想計算機を実現することが可能となる。
［発明の効果］
以上説明したように本発明によれば、少ないハードウェ
アにより、仮想計算機のアドレス変換装置を実現するこ
とができる。
アにより、仮想計算機のアドレス変換装置を実現するこ
とができる。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は従来技術による常ＱＶＭのアドレス変換装置の構
成を示すブロック図である。 １０・・・・・ＶＭ走行判定ラッチ、１１．１２・・・
・アドレス変換モード判定ラッチ、４ｏ・・・・・・ア
ドレス変換起動回路、５０・・・・・・マイクロプログ
ラム、６０・・・・メモリ管理ユニット、７ｏ・・・・
アドレス変換バッファ、８０・・・・メモリ、１００
・・セグメントテーブルオリジンレジスタ（ＳＴＯ）
、工１０・・・・・主記憶開始番地レジスタ（ＭＳＯＲ
ＧＲ）１２０・・・・・論理アドレスレジスタ（ＬＡＲ
）、１３０．１３２，１３４・・・・ ３人力加算器、
１４０・・・・・・セグメントテーブル（ＳＴ）、１４
５ページテーブル（ＰＴ）、１５０・・団・実アドレス
レジスタ。
２図は従来技術による常ＱＶＭのアドレス変換装置の構
成を示すブロック図である。 １０・・・・・ＶＭ走行判定ラッチ、１１．１２・・・
・アドレス変換モード判定ラッチ、４ｏ・・・・・・ア
ドレス変換起動回路、５０・・・・・・マイクロプログ
ラム、６０・・・・メモリ管理ユニット、７ｏ・・・・
アドレス変換バッファ、８０・・・・メモリ、１００
・・セグメントテーブルオリジンレジスタ（ＳＴＯ）
、工１０・・・・・主記憶開始番地レジスタ（ＭＳＯＲ
ＧＲ）１２０・・・・・論理アドレスレジスタ（ＬＡＲ
）、１３０．１３２，１３４・・・・ ３人力加算器、
１４０・・・・・・セグメントテーブル（ＳＴ）、１４
５ページテーブル（ＰＴ）、１５０・・団・実アドレス
レジスタ。
Claims (1)
- １、アドレス変換モードのオン、オフを判定する手段を
有し、アドレス変換モードがオンであるときに、論理ア
ドレスによるメモリアクセスで、アドレス変換バッファ
内に該論理アドレスに対応する実アドレス、または、絶
対アドレスが格納されていない場合に、マイクロプログ
ラムを起動してアドレス変換処理を行う計算機システム
において、仮想計算機が走行中であること判定する手段
と、該判定手段が、仮想計算機が走行中であると判定し
ている場合に、仮想計算機のアドレス変換モードのオン
、オフにかかわらず、該アドレス変換モードを強制的に
オンとする手段とを備えることを特徴とするアドレス変
換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01279691A JP3125790B2 (ja) | 1989-10-30 | 1989-10-30 | アドレス変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01279691A JP3125790B2 (ja) | 1989-10-30 | 1989-10-30 | アドレス変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03142546A true JPH03142546A (ja) | 1991-06-18 |
| JP3125790B2 JP3125790B2 (ja) | 2001-01-22 |
Family
ID=17614530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01279691A Expired - Fee Related JP3125790B2 (ja) | 1989-10-30 | 1989-10-30 | アドレス変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3125790B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007122305A (ja) * | 2005-10-27 | 2007-05-17 | Hitachi Ltd | 仮想計算機システム |
-
1989
- 1989-10-30 JP JP01279691A patent/JP3125790B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007122305A (ja) * | 2005-10-27 | 2007-05-17 | Hitachi Ltd | 仮想計算機システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3125790B2 (ja) | 2001-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4347565A (en) | Address control system for software simulation | |
| US5247639A (en) | Microprocessor having cache bypass signal terminal | |
| JP2863693B2 (ja) | 仮想記憶システムにおけるデータ転送装置及びその方法 | |
| US20140337585A1 (en) | Page table management | |
| WO2018176911A1 (zh) | 一种虚拟磁盘文件格式转换方法和装置 | |
| JPH0137773B2 (ja) | ||
| JPH05233452A (ja) | 情報処理装置 | |
| KR101200083B1 (ko) | Ｒｉｓｃ 프로세서 장치 및 그의 명령어 어드레스의 전환 룩업 방법 | |
| JPH0195347A (ja) | アドレス変換方式 | |
| US5018064A (en) | Virtual computer system | |
| JP5862408B2 (ja) | エミュレーション装置、及びエミュレーションプログラム | |
| CN108463810B (zh) | 存储器地址变换管理 | |
| JPH0650480B2 (ja) | 多重仮想記憶システムおよびアドレス制御装置 | |
| JPH0192856A (ja) | アクセス及び欠陥論理信号を用いて主メモリユニットを保護する装置及び方法 | |
| JPH03142546A (ja) | アドレス変換装置 | |
| JPS61160160A (ja) | 仮想計算機システムにおけるアドレツシング制御装置 | |
| JP2523502B2 (ja) | リカ−シブ仮想計算機の制御方式 | |
| CN121524098A (zh) | 内存访问方法、装置、电子设备及存储介质 | |
| JPH0567973B2 (ja) | ||
| JPS6121545A (ja) | 仮想計算機制御方式 | |
| JPS6338729B2 (ja) | ||
| JPH01197844A (ja) | アドレス変換装置 | |
| JPH0766352B2 (ja) | 仮想計算機システム | |
| JPS6252334B2 (ja) | ||
| JPS6273346A (ja) | アドレス変換装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |