JPS6073759A - アドレス変換バッファ - Google Patents
アドレス変換バッファInfo
- Publication number
- JPS6073759A JPS6073759A JP58180135A JP18013583A JPS6073759A JP S6073759 A JPS6073759 A JP S6073759A JP 58180135 A JP58180135 A JP 58180135A JP 18013583 A JP18013583 A JP 18013583A JP S6073759 A JPS6073759 A JP S6073759A
- Authority
- JP
- Japan
- Prior art keywords
- address
- page
- interrupt
- signal
- gate
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、仮想記憶方式を採る計算機システムにおける
アドレス変換バッファに関する。
アドレス変換バッファに関する。
一般に、仮想記憶方式を採る計算機システムでは、メモ
リをある大きさく例えばＩＫバイト）のページに区切シ
、このページに番号を付け、更にこれらページの集合を
セグメントと呼び、このセグメントにも番号を付けてい
る。これらセグメント番号、ページ番号及びページ内の
アドレスを組合わせたものを仮想アドレスと呼んでいる
。なお、セグメント番号及びページ番号はハードウェア
処理上ではページ番号の総称として処理されるため、以
下ページ番号とページ内アドレスの組み合せを仮想アド
レスとして説明する。
リをある大きさく例えばＩＫバイト）のページに区切シ
、このページに番号を付け、更にこれらページの集合を
セグメントと呼び、このセグメントにも番号を付けてい
る。これらセグメント番号、ページ番号及びページ内の
アドレスを組合わせたものを仮想アドレスと呼んでいる
。なお、セグメント番号及びページ番号はハードウェア
処理上ではページ番号の総称として処理されるため、以
下ページ番号とページ内アドレスの組み合せを仮想アド
レスとして説明する。
仮想アドレスは実際のメモリのアドレス（これを実アド
レスと呼ぶ）と１対１に対応するわけではなく、仮想ア
ドレスをアドレス変換テーブルによって実アドレスに変
換しなければならない。このアドレス変換テーブルはメ
モリ上に存在するため、通常、これらのアドレス変換を
高速で行なうためにアドレス変換バッファ（以下ＴＬＢ
と称す）が使用される。このＴＬＢＫは使用頻度の高い
仮想アドレスに対するアドレス変換テーブルだけを登録
しているため、ＴＬＢに登録されていない（この場合Ｉ
ＴＬＢミスヒツトと呼ぶ）仮想アドレスに対しては、フ
ァームウェア等によって改めてＴＬＢに登録する等の処
理が必要となる。
レスと呼ぶ）と１対１に対応するわけではなく、仮想ア
ドレスをアドレス変換テーブルによって実アドレスに変
換しなければならない。このアドレス変換テーブルはメ
モリ上に存在するため、通常、これらのアドレス変換を
高速で行なうためにアドレス変換バッファ（以下ＴＬＢ
と称す）が使用される。このＴＬＢＫは使用頻度の高い
仮想アドレスに対するアドレス変換テーブルだけを登録
しているため、ＴＬＢに登録されていない（この場合Ｉ
ＴＬＢミスヒツトと呼ぶ）仮想アドレスに対しては、フ
ァームウェア等によって改めてＴＬＢに登録する等の処
理が必要となる。
ところで、第１図に示す如く、４バイト幅のメモリＭの
ｎ番地から下位２バイトのデータを読出し、ｎ＋１番地
から上位２バイトのデータを読み出すような場合、２バ
イトずつ２回（ｎ番地、ｎ＋１番地）のメモリアクセス
が必要となる。前後２バイトずつのデータが同一ページ
内にある時は単にページ内アドレスが“２″増えるだけ
で、ページ番号とそれ【対応する実アドレスの部分は変
化しないためアドレス変換をする必要はない。しかし、
第１図のページ境界すで示す如く、上記４バイトのデー
タが２つの異ったページにまたがってメモリＭからデー
タを読み出すような場合、２バイトずつ２回のメモリア
クセスにおいて、それぞれアドレス変換をしなければな
らないことになる。しかも、この２回のメモリアクセス
に際して、それぞれＴＬＢ ミスヒラトラ引き起こす可
能性がある。
ｎ番地から下位２バイトのデータを読出し、ｎ＋１番地
から上位２バイトのデータを読み出すような場合、２バ
イトずつ２回（ｎ番地、ｎ＋１番地）のメモリアクセス
が必要となる。前後２バイトずつのデータが同一ページ
内にある時は単にページ内アドレスが“２″増えるだけ
で、ページ番号とそれ【対応する実アドレスの部分は変
化しないためアドレス変換をする必要はない。しかし、
第１図のページ境界すで示す如く、上記４バイトのデー
タが２つの異ったページにまたがってメモリＭからデー
タを読み出すような場合、２バイトずつ２回のメモリア
クセスにおいて、それぞれアドレス変換をしなければな
らないことになる。しかも、この２回のメモリアクセス
に際して、それぞれＴＬＢ ミスヒラトラ引き起こす可
能性がある。
第２図は上記のようなＴＬＢミスヒツトを引き起こした
場合を処理する従来のアドレス変換バッファ（ＴＬＢ）
の構成例を示したブロック図である。仮想アドレスレジ
スタ１から出力される仮想アドレス１００はアドレス変
換回路２にて実アドレス２００に変換され、このアドレ
ス変換回路２は図示されない主メモリに実アドレス２０
０ヲ出力してメモリアクセスを行う。仮想アドレスレジ
スタ１が出力する仮想アドレス１００はページ渡シ判別
回路３に入力されておシ、このページ渡シ判別回路３で
ページ渡シがあることが判別されると、このページ渡シ
判別回路３はページ渡シがあることを示す信号３００ヲ
アンドゲート４を通して割込み制御回路５に送出して割
込みを発生させる。アンドゲート４の他方にはフリップ
フロップ（ＦＦ）６３− の内容が印加され、アンドゲート４の開閉が行なわれる
。また、割込み制御回路５にはアドレス変換回路２がＴ
ＬＢミスヒットヲ検出した時のＴＬＢミスヒツト検出信
号４００が入力されている。なオ、ページ渡シ判別回路
３は４バイトアクセスを示す信号５００ヲ入力し、これ
に基づいてページ渡シの有無を検出している。
場合を処理する従来のアドレス変換バッファ（ＴＬＢ）
の構成例を示したブロック図である。仮想アドレスレジ
スタ１から出力される仮想アドレス１００はアドレス変
換回路２にて実アドレス２００に変換され、このアドレ
ス変換回路２は図示されない主メモリに実アドレス２０
０ヲ出力してメモリアクセスを行う。仮想アドレスレジ
スタ１が出力する仮想アドレス１００はページ渡シ判別
回路３に入力されておシ、このページ渡シ判別回路３で
ページ渡シがあることが判別されると、このページ渡シ
判別回路３はページ渡シがあることを示す信号３００ヲ
アンドゲート４を通して割込み制御回路５に送出して割
込みを発生させる。アンドゲート４の他方にはフリップ
フロップ（ＦＦ）６３− の内容が印加され、アンドゲート４の開閉が行なわれる
。また、割込み制御回路５にはアドレス変換回路２がＴ
ＬＢミスヒットヲ検出した時のＴＬＢミスヒツト検出信
号４００が入力されている。なオ、ページ渡シ判別回路
３は４バイトアクセスを示す信号５００ヲ入力し、これ
に基づいてページ渡シの有無を検出している。
第１図に示す如く２つの異ったページにまたがってメモ
リＭからデータを読み出すような場合、２回のメモリア
クセスの内１回目でＴＬＢミスヒツトを起こした時は、
アドレス変換回路２はＴＬＢミスヒツト信号４００を割
込制御回路５に送シ、この割込制御回路５の制御によっ
て、アドレス変換回路２に新しいアドレス登録６００を
行なうファームウェアへの切換が行なわれる。一方、１
回目でＴＬＢミスヒツトを起こさなければ、アドレス変
換回路２は１回目の仮想アドレスに対応した実アドレス
２００を出力すると同時に、ページ渡シ判別回路３はペ
ージ渡シがあることを判別してページ渡り検出信号３０
０ ’ｉｉアンドゲート４を通して割４− 込制御回路５に出力し、この割込制御回路５によって割
込みを発生させる。なお、この時フリップフロップ６は
セットされておりアンドゲート４は開放されている。
リＭからデータを読み出すような場合、２回のメモリア
クセスの内１回目でＴＬＢミスヒツトを起こした時は、
アドレス変換回路２はＴＬＢミスヒツト信号４００を割
込制御回路５に送シ、この割込制御回路５の制御によっ
て、アドレス変換回路２に新しいアドレス登録６００を
行なうファームウェアへの切換が行なわれる。一方、１
回目でＴＬＢミスヒツトを起こさなければ、アドレス変
換回路２は１回目の仮想アドレスに対応した実アドレス
２００を出力すると同時に、ページ渡シ判別回路３はペ
ージ渡シがあることを判別してページ渡り検出信号３０
０ ’ｉｉアンドゲート４を通して割４− 込制御回路５に出力し、この割込制御回路５によって割
込みを発生させる。なお、この時フリップフロップ６は
セットされておりアンドゲート４は開放されている。
その後はファームウェアに制御が移シ、２回目の仮想ア
ドレスが登録されているかいないかを調べ、未登録であ
れば登録の処理を行なった後、割込許可フリップフロッ
プ６ｅリセツトしてアンドゲート４を遮断した後、再度
上記メモリアクセス動作を最初から行々う。この時、前
回と同様、ベージ渡シ判別回路３はページ渡シ検出信号
３００を出力する（実際はこの信号が“１”となる）が
、アンドゲート４が遮断されているため、信号３００は
割込制御回路５に伝達されず、再度の割込は発生しない
。２回目のアドレス変換が終了すると、フリップフロッ
プ６はリセレトされてアンドゲート４を開放し、次の新
たなメモリアクセスに備える。
ドレスが登録されているかいないかを調べ、未登録であ
れば登録の処理を行なった後、割込許可フリップフロッ
プ６ｅリセツトしてアンドゲート４を遮断した後、再度
上記メモリアクセス動作を最初から行々う。この時、前
回と同様、ベージ渡シ判別回路３はページ渡シ検出信号
３００を出力する（実際はこの信号が“１”となる）が
、アンドゲート４が遮断されているため、信号３００は
割込制御回路５に伝達されず、再度の割込は発生しない
。２回目のアドレス変換が終了すると、フリップフロッ
プ６はリセレトされてアンドゲート４を開放し、次の新
たなメモリアクセスに備える。
このような従来のＴＬＢの構成では、２ページにまたが
ったメモリアクセスを行なう毎に割込が入ってその都度
ファームウェア処理を必要とするだめ、オーバーヘッド
が長くなシ、アドレス変換処理性能が著しく低下する恐
れがあった。
ったメモリアクセスを行なう毎に割込が入ってその都度
ファームウェア処理を必要とするだめ、オーバーヘッド
が長くなシ、アドレス変換処理性能が著しく低下する恐
れがあった。
本発明の目的は、上記の欠点に雌み、ページ渡りを伴な
うメモリアクセスをオーバーヘッドなしで高度に行ない
得るアドレス変換バッファを提供することにある。
うメモリアクセスをオーバーヘッドなしで高度に行ない
得るアドレス変換バッファを提供することにある。
本発明は、仮想アドレスを実アドレスに変換するアドレ
ス変換回路の変換テーブルに、与えられた仮想アドレス
に対応する次のページの実アドレスの少なくとも一部が
上記アドレス変換回路に登録されているかいないかを示
す情報を格納し、２ページに渡るメモリアクセスを行な
った際に、ページ渡シ判別回路によシベージ渡シを検出
し、且つ前記アドレス変換回路によシ次ページ未登録を
検出した場合のみ、前記アドレス変換回路に新しいアド
レス登録を行なうファームウェア制御を起によシ、上記
目的を達成する。
ス変換回路の変換テーブルに、与えられた仮想アドレス
に対応する次のページの実アドレスの少なくとも一部が
上記アドレス変換回路に登録されているかいないかを示
す情報を格納し、２ページに渡るメモリアクセスを行な
った際に、ページ渡シ判別回路によシベージ渡シを検出
し、且つ前記アドレス変換回路によシ次ページ未登録を
検出した場合のみ、前記アドレス変換回路に新しいアド
レス登録を行なうファームウェア制御を起によシ、上記
目的を達成する。
以下本発明のアドレス変換バッファの一実施例を従来例
と同一部は同符号を付して図面に従って説明する。第３
図は本発明のアドレス変換バッファの一実施例を示すブ
ロック図である。仮想アドレスレジスタ１が出力する仮
想アドレス１００はアドレス変換回路２とページ渡シ判
別回路３に入力されている。アドレス変換回路２は実ア
ドレス２００を出力し、また、割込制御回路５にＴＬＢ
ミスヒツト検出割込信号４００ ｆ、出力し、更にアン
ドゲート４に次のページが未登録であることを示す信号
（次ページ未登録信号） ７００を出力する。ページ渡
シ判別回路３はページ渡シ検出信号３００をアンドゲー
ト４を通して割込制御回路５に出力する。
と同一部は同符号を付して図面に従って説明する。第３
図は本発明のアドレス変換バッファの一実施例を示すブ
ロック図である。仮想アドレスレジスタ１が出力する仮
想アドレス１００はアドレス変換回路２とページ渡シ判
別回路３に入力されている。アドレス変換回路２は実ア
ドレス２００を出力し、また、割込制御回路５にＴＬＢ
ミスヒツト検出割込信号４００ ｆ、出力し、更にアン
ドゲート４に次のページが未登録であることを示す信号
（次ページ未登録信号） ７００を出力する。ページ渡
シ判別回路３はページ渡シ検出信号３００をアンドゲー
ト４を通して割込制御回路５に出力する。
第４図は第３図で示したアドレス変換回路２の構成例を
示したものである。このアドレス変換回路２はメモリ部
（アドレス変更テーブルＴＬＢ）７− ７と比較器８から成シ、メモリ部７は３つの領域７１．
７２．７３、から成っている。メモリ７の領域７１には
仮想アドレス１００に対応するセグメント番号及びペー
ジ番号の一部が登録されている。従って、仮想アドレス
レジスタ１から入力される仮想アドレス１００のセグメ
ント番号によシメモリ７がアドレス登録され、またセグ
メント番号、ページ番号の一部は比較器８の一方に入力
される。そして、メモリ７から読み出される領域７１内
のセグメント番号及びページ番号の一部が比較器８の他
方に入力されて、とこで仮想アドレス１００に対応する
実アドレスがメモリ７に格納されているかどうかチェッ
クされ、実アドレスがないとなると比較器８はＴＬＢミ
スヒットヲ示す割込信号４００ヲ出力する。メモリ内の
領域７２には、仮想アドレス１００に対応する実アドレ
スのページ番号が格納されている。主メモリに出力され
る実アドレス２００は、このメモリ７の領域７２から読
み出されるページ番号と仮想アドレス１００のページ内
アドレスとを合わせたものから構成されている。メモリ
７の領！７３８− には、仮想アドレスに対し次のページが領域７２に登録
されているかいないかを示す情報を格納しておシ、領域
７３の出カフ００は次のページが登録されていない時“
１”のハイレベルとなる。なお、メモリ７の領域７１〜
７３の内容の更新はファームウェア制御によシ行なわれ
る。
示したものである。このアドレス変換回路２はメモリ部
（アドレス変更テーブルＴＬＢ）７− ７と比較器８から成シ、メモリ部７は３つの領域７１．
７２．７３、から成っている。メモリ７の領域７１には
仮想アドレス１００に対応するセグメント番号及びペー
ジ番号の一部が登録されている。従って、仮想アドレス
レジスタ１から入力される仮想アドレス１００のセグメ
ント番号によシメモリ７がアドレス登録され、またセグ
メント番号、ページ番号の一部は比較器８の一方に入力
される。そして、メモリ７から読み出される領域７１内
のセグメント番号及びページ番号の一部が比較器８の他
方に入力されて、とこで仮想アドレス１００に対応する
実アドレスがメモリ７に格納されているかどうかチェッ
クされ、実アドレスがないとなると比較器８はＴＬＢミ
スヒットヲ示す割込信号４００ヲ出力する。メモリ内の
領域７２には、仮想アドレス１００に対応する実アドレ
スのページ番号が格納されている。主メモリに出力され
る実アドレス２００は、このメモリ７の領域７２から読
み出されるページ番号と仮想アドレス１００のページ内
アドレスとを合わせたものから構成されている。メモリ
７の領！７３８− には、仮想アドレスに対し次のページが領域７２に登録
されているかいないかを示す情報を格納しておシ、領域
７３の出カフ００は次のページが登録されていない時“
１”のハイレベルとなる。なお、メモリ７の領域７１〜
７３の内容の更新はファームウェア制御によシ行なわれ
る。
第５図は第３図に示したページ渡シ判別回路３の構成例
を示したものである。ページ渡シ判別回路３はアンドゲ
ート９、アンドゲート１０から成っている。今、ページ
の大きさをＩＫバイト（１０２４バイト）とし、主メモ
リのアドレスはバイト単位で番地を割付け、またメモリ
の読み出しデータ幅を４バイトとする。更に、２バイト
単位及び４バイト単位のメモリアクセスにおいては偶数
番地のみを指定できるものとする。仮想アドレスレジス
タ１のビット２２〜３０のデータ８００が全て論理“１
”の時、例えば４バイトアクセスであれば第１図に示し
たようなページ渡シとなシ、アンドゲート９の出力が論
理“１″となシ、更にビット３０の出力が論理“１”で
且つ４バイトアクセスを示す信号５００が論理“１”と
なっていればアンドゲート１０の出力（ページ渡シ検出
信号）３００が論理゛１”となって割込がアンドゲート
４に発生される。
を示したものである。ページ渡シ判別回路３はアンドゲ
ート９、アンドゲート１０から成っている。今、ページ
の大きさをＩＫバイト（１０２４バイト）とし、主メモ
リのアドレスはバイト単位で番地を割付け、またメモリ
の読み出しデータ幅を４バイトとする。更に、２バイト
単位及び４バイト単位のメモリアクセスにおいては偶数
番地のみを指定できるものとする。仮想アドレスレジス
タ１のビット２２〜３０のデータ８００が全て論理“１
”の時、例えば４バイトアクセスであれば第１図に示し
たようなページ渡シとなシ、アンドゲート９の出力が論
理“１″となシ、更にビット３０の出力が論理“１”で
且つ４バイトアクセスを示す信号５００が論理“１”と
なっていればアンドゲート１０の出力（ページ渡シ検出
信号）３００が論理゛１”となって割込がアンドゲート
４に発生される。
次に本実施例の動作について説明する。
第１図に示したように２つの異ったページにまたがって
主メモリからデータを読み出す場合、まず、ｎ番地のア
クセスにおいて、ＴＬＢミスヒツトとなるがページ未登
録信号７００が出力される。次にｎ＋１番地の仮想アド
レスを受けたページ渡シ判別回路３は第５図で示したペ
ージ渡シ検出信号３００ヲ発生しアンドゲート４に出力
する。しかし、アドレス変換回路２からはｎ番地のアク
セスにおいて仮想アドレス１００に対応する次のページ
が登録されていないことが検出されており、ページ未登
録信号７００がアンドゲート４に出力される。これによ
シアンドゲート４から割込制御回路５に割込信号が発生
する。割込発生後はファームウェアに制御が移シ新規ア
ドレスの登録処理が行なわれる。従って、ｎ＋１番地に
ついては比較器８の比較結果に応じることなく、ただち
に割込信号が発生され実アドレスの登録オペレーション
を実行されるようになる。
主メモリからデータを読み出す場合、まず、ｎ番地のア
クセスにおいて、ＴＬＢミスヒツトとなるがページ未登
録信号７００が出力される。次にｎ＋１番地の仮想アド
レスを受けたページ渡シ判別回路３は第５図で示したペ
ージ渡シ検出信号３００ヲ発生しアンドゲート４に出力
する。しかし、アドレス変換回路２からはｎ番地のアク
セスにおいて仮想アドレス１００に対応する次のページ
が登録されていないことが検出されており、ページ未登
録信号７００がアンドゲート４に出力される。これによ
シアンドゲート４から割込制御回路５に割込信号が発生
する。割込発生後はファームウェアに制御が移シ新規ア
ドレスの登録処理が行なわれる。従って、ｎ＋１番地に
ついては比較器８の比較結果に応じることなく、ただち
に割込信号が発生され実アドレスの登録オペレーション
を実行されるようになる。
以上記述した如く本発明のアドレス変換バッフ１によれ
ば、ページ渡りを伴なうメモリアクセスをオーバーヘッ
ドなしで高速に行なう効果がある。
ば、ページ渡りを伴なうメモリアクセスをオーバーヘッ
ドなしで高速に行なう効果がある。
第１図はメモリ内のページ渡りを示す図、第２図は従来
のアドレス変換バッファの構成例を示すブロック図、第
３図は本発明のアドレス変換ノ（ソファの一実施例を示
すブロック図、第４図は第２図に示したアドレス変換回
路の詳細例を示したブロック図、第５図は第３図のペー
ジ渡シ判別回路の詳細例を示したブロック図である。 １・・・仮想アドレスレジスタ ２・・・アドレス変換回路 ３・・・ページ渡り判別回路 ４．９．１０・・・アンドゲート ５・・・割込制御回
路７・・・メモリ部 ８・・・比較器 代理人弁理士 則 近 憲 佑（ほか１名）区 Ｃ− 十 口 転 第３図 第４図 第５図
のアドレス変換バッファの構成例を示すブロック図、第
３図は本発明のアドレス変換ノ（ソファの一実施例を示
すブロック図、第４図は第２図に示したアドレス変換回
路の詳細例を示したブロック図、第５図は第３図のペー
ジ渡シ判別回路の詳細例を示したブロック図である。 １・・・仮想アドレスレジスタ ２・・・アドレス変換回路 ３・・・ページ渡り判別回路 ４．９．１０・・・アンドゲート ５・・・割込制御回
路７・・・メモリ部 ８・・・比較器 代理人弁理士 則 近 憲 佑（ほか１名）区 Ｃ− 十 口 転 第３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 仮想アドレスから実アドレスへのアドレス変換を高速に
行なうアドレス変換バッファにおいて、仮想アドレス【
対応する実アドレスの少なくとも一部および上記仮想ア
ドレスの次のページに相当する仮想アドレスに対する上
記一部が登録されているか否かを示す情報が格納される
アドレス変換テーブルと、アクセスしようとするデータ
が主メモリ上で２つのページに渡っているかいないかを
判別するページ渡シ判別回路と、このページ渡シ判別回
路がページ渡シを判別し、且つ上記情報によシ次のペー
ジがアドレス変換回路に未登録であった場合のみ割込み
を発生させる手段を具備し、上記割込条件が成立すると
命令の実行を開始する前に割込みを発生させることを特
徴とするアドレス変換バッフ１゜
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180135A JPS6073759A (ja) | 1983-09-30 | 1983-09-30 | アドレス変換バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180135A JPS6073759A (ja) | 1983-09-30 | 1983-09-30 | アドレス変換バッファ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6073759A true JPS6073759A (ja) | 1985-04-25 |
| JPH0550019B2 JPH0550019B2 (ja) | 1993-07-27 |
Family
ID=16078018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58180135A Granted JPS6073759A (ja) | 1983-09-30 | 1983-09-30 | アドレス変換バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6073759A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63197254A (ja) * | 1987-02-12 | 1988-08-16 | Hitachi Ltd | 仮想記憶制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137572A (en) * | 1980-03-28 | 1981-10-27 | Fujitsu Ltd | Data processor |
-
1983
- 1983-09-30 JP JP58180135A patent/JPS6073759A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137572A (en) * | 1980-03-28 | 1981-10-27 | Fujitsu Ltd | Data processor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63197254A (ja) * | 1987-02-12 | 1988-08-16 | Hitachi Ltd | 仮想記憶制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0550019B2 (ja) | 1993-07-27 |
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