JPH04142739A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04142739A JPH04142739A JP26576290A JP26576290A JPH04142739A JP H04142739 A JPH04142739 A JP H04142739A JP 26576290 A JP26576290 A JP 26576290A JP 26576290 A JP26576290 A JP 26576290A JP H04142739 A JPH04142739 A JP H04142739A
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- JP
- Japan
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- etching
- gaps
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- wirings
- integrated circuit
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 238000005530 etching Methods 0.000 abstract description 26
- 238000000034 method Methods 0.000 abstract description 6
- 238000005516 engineering process Methods 0.000 abstract description 5
- 238000001312 dry etching Methods 0.000 abstract description 4
- 230000000694 effects Effects 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract description 2
- 238000004544 sputter deposition Methods 0.000 abstract description 2
- 230000008020 evaporation Effects 0.000 abstract 1
- 238000001704 evaporation Methods 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 239000000463 material Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特にＡＪ配線構
造に関する。
造に関する。
従来の半導゛体集積回路装置のＡｌｆｌ配線構造は、第
２図（ａ＞、（ｂ）に示すように隣接配線間のＡ１を全
て取り除いた構造になっていなので、エツチングされる
部分の面積が配線部分に対し著しく多い構造であった。
２図（ａ＞、（ｂ）に示すように隣接配線間のＡ１を全
て取り除いた構造になっていなので、エツチングされる
部分の面積が配線部分に対し著しく多い構造であった。
このエツチング技術として従来はエツチング液等による
ウェット技術を使っていたが近年の配線微細化に伴い、
ドライエツチング技術が使われて来ている。ドライエツ
チングは、被エツチング物とエツチングガスの反応でエ
ツチングされるがこの時、被エツチング物の量が反応速
度に影響を与える。
ウェット技術を使っていたが近年の配線微細化に伴い、
ドライエツチング技術が使われて来ている。ドライエツ
チングは、被エツチング物とエツチングガスの反応でエ
ツチングされるがこの時、被エツチング物の量が反応速
度に影響を与える。
この従来のＡｌｆｌ配線構造では、回路構成により、Ａ
、Ｒ配線の少ない部分と多い部分が生じた時エツチング
のバラツキを生じる。すなわち配線の少ないところでは
エツチングが早くすみ、多いところでは長くかかる。従
って、エツチング時間が少ないと残渣を生じ、逆に多く
なると、下地までエツチングし、それが他のところに再
付着して、形状不良となったりして、この時間を決める
のがプロセス側の最大の課題であった。
、Ｒ配線の少ない部分と多い部分が生じた時エツチング
のバラツキを生じる。すなわち配線の少ないところでは
エツチングが早くすみ、多いところでは長くかかる。従
って、エツチング時間が少ないと残渣を生じ、逆に多く
なると、下地までエツチングし、それが他のところに再
付着して、形状不良となったりして、この時間を決める
のがプロセス側の最大の課題であった。
本発明の目的は、半導体集積回路装置のＡ１配線楕遣の
形成において、ドライエツチングが均一になされ、オー
バーエッチ時の再付着もしくはアシダーエッチ時の残渣
の発生を生ずることのないへρ配線楕遣を有する半導体
集積回路装置を提供することにある。
形成において、ドライエツチングが均一になされ、オー
バーエッチ時の再付着もしくはアシダーエッチ時の残渣
の発生を生ずることのないへρ配線楕遣を有する半導体
集積回路装置を提供することにある。
本発明の半導体集積回路装置では配線間のＡｌｆｌエツ
チング領域を全て取りさらすに隣接配線間にすき間を入
れた構造を有し、このすき間により配線の絶縁を図って
いる。これにより、エツチングの均一性が得られプロセ
スが安定する。
チング領域を全て取りさらすに隣接配線間にすき間を入
れた構造を有し、このすき間により配線の絶縁を図って
いる。これにより、エツチングの均一性が得られプロセ
スが安定する。
次に本発明について図面を参照して説明する。
第１２図（ａ）、（ｂ）は本発明の一実施例の上面図と
断面図である。下地膜３の上にＡｌｆｌｌを蒸着又はス
パッタリングして形成する。ホトリソグラフィ技術を用
いて、すき間２を形成する。すき間の間隔は一定で全体
に占る割合も小さくエツチングが均一にされる。
断面図である。下地膜３の上にＡｌｆｌｌを蒸着又はス
パッタリングして形成する。ホトリソグラフィ技術を用
いて、すき間２を形成する。すき間の間隔は一定で全体
に占る割合も小さくエツチングが均一にされる。
第２図は、本発明の第２の実施例の上面図と断面図であ
る。本実施例では、配線間に残されるＡＩをさらに細く
分けたものである。本実施例によると隣接配線間のゴミ
等によるショートに対しても強くなっており、またエツ
チングについてもさらに安定となる。
る。本実施例では、配線間に残されるＡＩをさらに細く
分けたものである。本実施例によると隣接配線間のゴミ
等によるショートに対しても強くなっており、またエツ
チングについてもさらに安定となる。
以上説明したように本発明は、配線の絶縁のための単位
面積当りのエツチング面積を一定にしたのでエツチング
が均一になされ、オーバーエ・フチ時の再付着もしくは
アンダーエ・フチ時の残渣め問題を特に考える必要がな
いという効果を有する。
面積当りのエツチング面積を一定にしたのでエツチング
が均一になされ、オーバーエ・フチ時の再付着もしくは
アンダーエ・フチ時の残渣め問題を特に考える必要がな
いという効果を有する。
第１図は本発明の一実施例の上面図と断面図、第２図は
本発明の第２の実施例の上面図と断面図、第３図は従来
法の上面図と断面図である。 １・・・アルミニウム、２・・・すき間、３・・・下地
。
本発明の第２の実施例の上面図と断面図、第３図は従来
法の上面図と断面図である。 １・・・アルミニウム、２・・・すき間、３・・・下地
。
Claims (1)
- 半導体集積回路装置内の各素子間を結線するＡｌ配線
の構造において、隣接配線間に絶縁用のすき間を形成し
、配線間のＡｌを残したことを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26576290A JPH04142739A (ja) | 1990-10-03 | 1990-10-03 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26576290A JPH04142739A (ja) | 1990-10-03 | 1990-10-03 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04142739A true JPH04142739A (ja) | 1992-05-15 |
Family
ID=17421669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26576290A Pending JPH04142739A (ja) | 1990-10-03 | 1990-10-03 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04142739A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005427A (ja) * | 2003-06-11 | 2005-01-06 | Fuji Electric Holdings Co Ltd | 半導体デバイスの製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5713180A (en) * | 1980-06-25 | 1982-01-23 | Fujitsu Ltd | Etching method |
| JPS61263130A (ja) * | 1985-05-15 | 1986-11-21 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01295443A (ja) * | 1987-12-28 | 1989-11-29 | Mitsubishi Electric Corp | 微細パターン形成方法 |
| JPH01298722A (ja) * | 1988-05-26 | 1989-12-01 | Nec Corp | 半導体装置のパタン形成方法 |
-
1990
- 1990-10-03 JP JP26576290A patent/JPH04142739A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5713180A (en) * | 1980-06-25 | 1982-01-23 | Fujitsu Ltd | Etching method |
| JPS61263130A (ja) * | 1985-05-15 | 1986-11-21 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01295443A (ja) * | 1987-12-28 | 1989-11-29 | Mitsubishi Electric Corp | 微細パターン形成方法 |
| JPH01298722A (ja) * | 1988-05-26 | 1989-12-01 | Nec Corp | 半導体装置のパタン形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005427A (ja) * | 2003-06-11 | 2005-01-06 | Fuji Electric Holdings Co Ltd | 半導体デバイスの製造方法 |
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