JPH04142773A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04142773A JPH04142773A JP2265616A JP26561690A JPH04142773A JP H04142773 A JPH04142773 A JP H04142773A JP 2265616 A JP2265616 A JP 2265616A JP 26561690 A JP26561690 A JP 26561690A JP H04142773 A JPH04142773 A JP H04142773A
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- JP
- Japan
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- film
- memory cell
- region
- recess
- resist film
- Prior art date
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基体にウェルが形成されており且つメ
モリセルを有する半導体装置の製造方法に関するもので
ある。
モリセルを有する半導体装置の製造方法に関するもので
ある。
（発明の概要〕
本発明は、上記の様な半導体装置の製造方法において、
メモリセル領域とスクライブ用領域とに同時に凹部を形
成し、スクライブ用領域の凹部を位置合せの基準にして
ウェルを形成することによって、レジスト膜の露光時に
大きなフォーカスマージンを確保することができ、しか
もウェル形成時に熱応力で半導体基体に結晶欠陥が発生
するのを回避することができるにも拘らず、少ない工程
で半導体装置を製造することができる様にしたものであ
る。
メモリセル領域とスクライブ用領域とに同時に凹部を形
成し、スクライブ用領域の凹部を位置合せの基準にして
ウェルを形成することによって、レジスト膜の露光時に
大きなフォーカスマージンを確保することができ、しか
もウェル形成時に熱応力で半導体基体に結晶欠陥が発生
するのを回避することができるにも拘らず、少ない工程
で半導体装置を製造することができる様にしたものであ
る。
素子分離用の酸化膜をパターニングするための耐酸化膜
を基準にして、ウェル形成のための不純物導入時のマス
クを位置合せし、更に耐酸化膜が存在している状態でウ
ェル形成のための熱拡散を行うと、硬質の耐酸化膜から
半導体基体へ熱応力が加えられ、半導体基体に結晶欠陥
が発生する。
を基準にして、ウェル形成のための不純物導入時のマス
クを位置合せし、更に耐酸化膜が存在している状態でウ
ェル形成のための熱拡散を行うと、硬質の耐酸化膜から
半導体基体へ熱応力が加えられ、半導体基体に結晶欠陥
が発生する。
そこで、この結晶欠陥の発生を回避するために、位置合
せの基準となる凹部を耐酸化膜の形成前にスクライブ用
領域に予め形成しておく技術がある（例えば、特開昭６
３−１３６６６１号公報）。
せの基準となる凹部を耐酸化膜の形成前にスクライブ用
領域に予め形成しておく技術がある（例えば、特開昭６
３−１３６６６１号公報）。
一方、積層容量型ＤＲＡＭ等では、多層配線化を行うメ
モリセル領域とその他の周辺回路領域等との間で段差が
大きく、レジスト膜の厚さが均一にならないので、レジ
スト膜を露光する時に大きなフォーカスマージンを確保
することができない。
モリセル領域とその他の周辺回路領域等との間で段差が
大きく、レジスト膜の厚さが均一にならないので、レジ
スト膜を露光する時に大きなフォーカスマージンを確保
することができない。
そこで、第２図に示す様に、Ｓｉ基体１１のうちで製造
工程の進行に伴って段差が大きくなるメモリセル領域１
２を周辺回路領域１３等のその他の領域に比べて予め凹
部１４にしておき、レジスト膜１５の厚さを均一に近く
する技術がある。
工程の進行に伴って段差が大きくなるメモリセル領域１
２を周辺回路領域１３等のその他の領域に比べて予め凹
部１４にしておき、レジスト膜１５の厚さを均一に近く
する技術がある。
第３図は、上述の２つの技術を組み合わせたＤＲＡＭの
製造工程を示している。この製造工程では、第３Ａ図に
示す様に、Ｓｉ基体１１のうちのスクライブ用領域１６
に位置合せの基準とする凹部１７を形成するためのレジ
スト膜（図示せず）を、Ｓｉ基体１１上にまずパターニ
ングする。
製造工程を示している。この製造工程では、第３Ａ図に
示す様に、Ｓｉ基体１１のうちのスクライブ用領域１６
に位置合せの基準とする凹部１７を形成するためのレジ
スト膜（図示せず）を、Ｓｉ基体１１上にまずパターニ
ングする。
その後、このレジスト膜をマスクにしてＳｉ基体１１を
エツチングすることによって、凹部１７を形成する。そ
して、レジスト膜を除去してからＳｉ基体１１の表面を
酸化して、ＳｉＯ□膜２１膜形１する。
エツチングすることによって、凹部１７を形成する。そ
して、レジスト膜を除去してからＳｉ基体１１の表面を
酸化して、ＳｉＯ□膜２１膜形１する。
次に、第３Ｂ図に示す様に、ＳｉＯ□膜２１上２１上Ｄ
でＳｉＮ膜成膜を堆積させ、更にＳｉＮ膜成膜のうちで
周辺回路領域１３及びスクライブ用領域１６の部分つま
りメモリセル領域１２以外の部分を覆う様にレジスト膜
（図示せず）をパターニングする。
でＳｉＮ膜成膜を堆積させ、更にＳｉＮ膜成膜のうちで
周辺回路領域１３及びスクライブ用領域１６の部分つま
りメモリセル領域１２以外の部分を覆う様にレジスト膜
（図示せず）をパターニングする。
そして、このレジスト膜をマスクにしてＳｉＮ膜成膜を
エツチングした後、このレジスト膜を除去する。
エツチングした後、このレジスト膜を除去する。
次に、第３Ｃ図に示す様に、ＳｉＮ膜成膜を耐酸化膜に
してＳｉ基体１１を酸化することによって、メモリセル
領域１２の表面に厚いＳｉＯ□膜２３膜形３する。
してＳｉ基体１１を酸化することによって、メモリセル
領域１２の表面に厚いＳｉＯ□膜２３膜形３する。
次に、第３Ｄ図に示す様に、ＳｉＮ膜成膜とＳｉｎｇ膜
２３．２１とを除去することによって、メモリセル領域
１２を凹部１４にする。
２３．２１とを除去することによって、メモリセル領域
１２を凹部１４にする。
そして、凹部１７を位置合せの基準にして、メモリセル
領域１２と周辺回路領域１３とに、Ｐウェル２４及びＮ
ウェル２５を形成し、更に素子分離用のＳｉＯ□膜（図
示せず）つまりＬＯＧＯ５膜を形成する。
領域１２と周辺回路領域１３とに、Ｐウェル２４及びＮ
ウェル２５を形成し、更に素子分離用のＳｉＯ□膜（図
示せず）つまりＬＯＧＯ５膜を形成する。
その後は、従来公知の工程でＤＲＡＭを完成させる。な
お、ＬＯＣＯ３膜の形成後は、このＬＯＣＯ３膜を位置
合せの基準にする。
お、ＬＯＣＯ３膜の形成後は、このＬＯＣＯ３膜を位置
合せの基準にする。
ところが、以上の様な第３図についての説明からも明ら
かな様に、既述の２つの技術を組み合わせると製造工程
が非常に長い。
かな様に、既述の２つの技術を組み合わせると製造工程
が非常に長い。
本発明による半導体装置の製造方法は、半導体基体１１
のメモリセル領域１２とスクライブ用領域１６とに同時
に凹部１４．１７を形成し、前記スクライブ用領域１６
の前記凹部１７を位置合せの基準にして前記半導体基体
１１にウェル２４．２５を形成する様にしている。
のメモリセル領域１２とスクライブ用領域１６とに同時
に凹部１４．１７を形成し、前記スクライブ用領域１６
の前記凹部１７を位置合せの基準にして前記半導体基体
１１にウェル２４．２５を形成する様にしている。
本発明による半導体装置の製造方法では、メモリセル領
域１２に凹部１４を形成しているので、特に高集積化を
要求されるメモリセル領域１２で多層配線化を行って段
差が大きくなっても、メモリセル領域１２とその他の領
域１３との段差は小さくすることができる。
域１２に凹部１４を形成しているので、特に高集積化を
要求されるメモリセル領域１２で多層配線化を行って段
差が大きくなっても、メモリセル領域１２とその他の領
域１３との段差は小さくすることができる。
従って、メモリセル領域１２とその他の領域１３とで同
時にレジスト膜１５をパターニングする時でも、レジス
ト膜１５の厚さが均一に近く、レジスト膜１５の露光時
に大きなフォーカスマージンを確保することができる。
時にレジスト膜１５をパターニングする時でも、レジス
ト膜１５の厚さが均一に近く、レジスト膜１５の露光時
に大きなフォーカスマージンを確保することができる。
また、スクライブ用領域１６に形成した凹部１７を位置
合せの基準にしてウェル２４．２５を形成しているので
、素子分離用の酸化膜２７をパタニングするための耐酸
化膜を基準にする必要がない。
合せの基準にしてウェル２４．２５を形成しているので
、素子分離用の酸化膜２７をパタニングするための耐酸
化膜を基準にする必要がない。
従って、硬質の耐酸化膜が存在していない状態でウェル
２４．２５形成のための熱拡散を行うことができ、熱応
力で半導体基体１１に結晶欠陥が発生するのを回避する
ことができる。
２４．２５形成のための熱拡散を行うことができ、熱応
力で半導体基体１１に結晶欠陥が発生するのを回避する
ことができる。
しがも、メモリセル領域１２とスクライプ用領域１６と
に同時に凹部１４．１７を形成しているので、これらの
凹部１４．１７を別個に形成する場合に比べて少ない工
程で半導体装置を製造することができる。
に同時に凹部１４．１７を形成しているので、これらの
凹部１４．１７を別個に形成する場合に比べて少ない工
程で半導体装置を製造することができる。
以下、積層容量型ＤＲＡＭの製造に適用した本発明の一
実施例を、第１図を参照しながら説明する。
実施例を、第１図を参照しながら説明する。
この一実施例では、第１Ａ図に示す様に、まずＳｉ基体
１１の表面を酸化してＳｉＯ２膜２１膜形１し、このＳ
ｉＯ□膜２１上２１上ＤでＳｉＮ膜成膜を堆積させる。
１１の表面を酸化してＳｉＯ２膜２１膜形１し、このＳ
ｉＯ□膜２１上２１上ＤでＳｉＮ膜成膜を堆積させる。
その後、ＳｉＮ膜成膜のうちで周辺回路領域１３の部分
とスクライプ用領域１６のうちの位置合せの基準とする
凹部１７を形成しない領域の部分とを覆う様に、レジス
ト膜（図示せず）をパターニングする。
とスクライプ用領域１６のうちの位置合せの基準とする
凹部１７を形成しない領域の部分とを覆う様に、レジス
ト膜（図示せず）をパターニングする。
そして、このレジスト膜をマスクにしてＳｉＮ膜成膜を
エツチングした後、このレジスト膜を除去する。
エツチングした後、このレジスト膜を除去する。
次に第１Ｂ図に示す様に、ＳｉＮ膜成膜を耐酸化膜にし
てＳｉ基体１１を酸化することによって、メモリセル領
域Ｉ２の表面とスクライプ用領域Ｉ６のうちで凹部１７
を形成すべき領域の表面とに、厚い５ｉ０２膜２３．２
６を夫々形成する。
てＳｉ基体１１を酸化することによって、メモリセル領
域Ｉ２の表面とスクライプ用領域Ｉ６のうちで凹部１７
を形成すべき領域の表面とに、厚い５ｉ０２膜２３．２
６を夫々形成する。
次に、第１Ｃ図に示す様に、ＳｉＮ膜成膜とＳｉＯ□膜
２３．２６．２１とを除去することによって、メモリセ
ル領域１２を凹部１４にすると同時に、スクライプ用領
域１６に凹部１７を形成する。
２３．２６．２１とを除去することによって、メモリセ
ル領域１２を凹部１４にすると同時に、スクライプ用領
域１６に凹部１７を形成する。
そして、凹部エフを位置合せの基準にして、メモリセル
領域１２と周辺回路領域１３とに、Ｐウェル２４及びＮ
ウェル２５を形成する。
領域１２と周辺回路領域１３とに、Ｐウェル２４及びＮ
ウェル２５を形成する。
次に、第１Ｄ図に示す様に、凹部１７を位置合せの基準
にして、メモリセル領域１２と周辺回路領域１３とに、
素子分離用のＳｉＯ□膜２７膜形７Ｌａｃｏｓ膜を形成
する。
にして、メモリセル領域１２と周辺回路領域１３とに、
素子分離用のＳｉＯ□膜２７膜形７Ｌａｃｏｓ膜を形成
する。
その後は、従来公知の工程でＤＲＡＭを完成させる。な
お、ＳｉＯ□膜２７膜形７後はこのＳｉＯ□膜２７膜形
７合せの基準にする。
お、ＳｉＯ□膜２７膜形７後はこのＳｉＯ□膜２７膜形
７合せの基準にする。
以上の様な一実施例では、凹部工４．１７を同時に形成
しているので、第３Ａ図の工程において説明した凹部１
７のみを単独で形成するための、レジスト膜のパターニ
ング、Ｓｉ基体１１のエツチング及びレジスト膜の除去
という３工程が不要である。
しているので、第３Ａ図の工程において説明した凹部１
７のみを単独で形成するための、レジスト膜のパターニ
ング、Ｓｉ基体１１のエツチング及びレジスト膜の除去
という３工程が不要である。
なお、以上の一実施例は積層容量型ＤＲＡＭの製造に本
発明を適用したものであるが、本発明はＡＳＩＣ等の製
造にも適用することができる。
発明を適用したものであるが、本発明はＡＳＩＣ等の製
造にも適用することができる。
本発明による半導体装置の製造方法では、レジスト膜の
露光時に大きなフォーカスマージンを確保することがで
き、しかもウェル形成時に熱応力で半導体基体に結晶欠
陥が発生するのを回避することができるにも拘らず、少
ない工程で半導体装置を製造することができる。
露光時に大きなフォーカスマージンを確保することがで
き、しかもウェル形成時に熱応力で半導体基体に結晶欠
陥が発生するのを回避することができるにも拘らず、少
ない工程で半導体装置を製造することができる。
【図面の簡単な説明】
第１図は本発明の一実施例を順次に示す側断面図である
。 第２図はメモリセル領域を予め凹部にしたＤＲＡＭの側
断面図、第３図は位置合せ用の凹部とメモリセル領域の
凹部とを別個に形成する方法を順次に示す側断面図であ
る。 なお図面に用いられた符号において、 １１−・−−−−−・−・・−−−−−−−Ｓｉ基体１
２−−−−・−−−−−一一一−−−−メモリセル領域
１４．１７−−−−−・凹部 １６ −−−−−一・−−−−−−−・−・・スクライ
プ用領域２４ −−−−−−−・−・−−−−−−−・
・Ｐウェル２５−−−−−−・・−・−−−−−ｍ−・
−Ｎウェルである。
。 第２図はメモリセル領域を予め凹部にしたＤＲＡＭの側
断面図、第３図は位置合せ用の凹部とメモリセル領域の
凹部とを別個に形成する方法を順次に示す側断面図であ
る。 なお図面に用いられた符号において、 １１−・−−−−−・−・・−−−−−−−Ｓｉ基体１
２−−−−・−−−−−一一一−−−−メモリセル領域
１４．１７−−−−−・凹部 １６ −−−−−一・−−−−−−−・−・・スクライ
プ用領域２４ −−−−−−−・−・−−−−−−−・
・Ｐウェル２５−−−−−−・・−・−−−−−ｍ−・
−Ｎウェルである。
Claims (1)
- 【特許請求の範囲】 半導体基体のメモリセル領域とスクライブ用領域とに同
時に凹部を形成し、 前記スクライブ用領域の前記凹部を位置合せの基準にし
て前記半導体基体にウェルを形成する半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2265616A JP2961860B2 (ja) | 1990-10-03 | 1990-10-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2265616A JP2961860B2 (ja) | 1990-10-03 | 1990-10-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04142773A true JPH04142773A (ja) | 1992-05-15 |
| JP2961860B2 JP2961860B2 (ja) | 1999-10-12 |
Family
ID=17419609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2265616A Expired - Fee Related JP2961860B2 (ja) | 1990-10-03 | 1990-10-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2961860B2 (ja) |
-
1990
- 1990-10-03 JP JP2265616A patent/JP2961860B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2961860B2 (ja) | 1999-10-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |