JPH0997796A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0997796A JPH0997796A JP7251533A JP25153395A JPH0997796A JP H0997796 A JPH0997796 A JP H0997796A JP 7251533 A JP7251533 A JP 7251533A JP 25153395 A JP25153395 A JP 25153395A JP H0997796 A JPH0997796 A JP H0997796A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】
【課題】フォトリソグラフィー工程において、チェック
パターンの形くずれを妨ぐ。 【解決手段】例えば第２配線用導電膜８をパターニング
するためのリソグラフィー工程の時に目ズレを読みとる
為のスルーホール主尺パターン２Ａ及びレジスト副尺パ
ターン９−２Ａの下に、第１配線層５−１、ＢＰＳＧ膜
４及びフィールド酸化膜２−２を形成しておくことによ
り、レジスト副尺パターン９−２Ａのデフォーカスによ
るくずれをなくすことができる。
パターンの形くずれを妨ぐ。 【解決手段】例えば第２配線用導電膜８をパターニング
するためのリソグラフィー工程の時に目ズレを読みとる
為のスルーホール主尺パターン２Ａ及びレジスト副尺パ
ターン９−２Ａの下に、第１配線層５−１、ＢＰＳＧ膜
４及びフィールド酸化膜２−２を形成しておくことによ
り、レジスト副尺パターン９−２Ａのデフォーカスによ
るくずれをなくすことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にフォトリソグラフィー工程におけるレ
ジストチェックパターンの形成に関する。
方法に関し、特にフォトリソグラフィー工程におけるレ
ジストチェックパターンの形成に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法では、フォ
トリソグラフィー工程のレジストチェックパターンは、
スクライブ領域内のシリコン基板直上に作っていた。
トリソグラフィー工程のレジストチェックパターンは、
スクライブ領域内のシリコン基板直上に作っていた。
【０００３】図２を参照して製造工程順に説明する。ま
ずシリコン基板１の上に、選択酸化法を用いて厚さ約８
００ｎｍのフィールド酸化膜２を形成する。ここで、チ
ップ領域とチップ領域の境のスクライブ領域にはフィー
ルド酸化膜２を設けない。
ずシリコン基板１の上に、選択酸化法を用いて厚さ約８
００ｎｍのフィールド酸化膜２を形成する。ここで、チ
ップ領域とチップ領域の境のスクライブ領域にはフィー
ルド酸化膜２を設けない。
【０００４】次に、ボロンやほう素を含んだ酸化シリコ
ン膜（ＢＰＳＧ膜４）を化学気相成長（厚さ約７００ｎ
ｍ）させた後、図示しないコンタクトホール形成の為の
エッチングと同時にスクライブ領域３の部分のＢＰＳＧ
膜４を除去する。そして例えば厚さ約６００ｎｍのアル
ミニウム膜などでなる第１配線層５を形成し、層間絶縁
膜６を形成した後、パターニング及びエッチングを行な
って、スルーホール７−１及びスルーホール主尺パター
ン７−２を形成する。その次に、アルミニウム膜などで
なる第２配線用導電膜８を厚さ約８００ｎｍ堆積させた
後、フォトレジストを塗布し露光し、現像して第２配線
層レジストパターン９−１及びレジスト副尺パターン９
−２を形成する。第２配線層レジストパターンは第２配
線用導電膜８をパターニングして第２配線層（スルーホ
ール７−１で配線層に接続）を形成するためのエッチン
グ用マスクであり、レジスト副尺パターン９−２は、ス
ルーホール主尺パターン７−２とともにノギス様の測定
手段をなし、スルーホールと第２配線層を形成するため
のフォトマスクとの目合せ精度を測定するためのもので
ある。
ン膜（ＢＰＳＧ膜４）を化学気相成長（厚さ約７００ｎ
ｍ）させた後、図示しないコンタクトホール形成の為の
エッチングと同時にスクライブ領域３の部分のＢＰＳＧ
膜４を除去する。そして例えば厚さ約６００ｎｍのアル
ミニウム膜などでなる第１配線層５を形成し、層間絶縁
膜６を形成した後、パターニング及びエッチングを行な
って、スルーホール７−１及びスルーホール主尺パター
ン７−２を形成する。その次に、アルミニウム膜などで
なる第２配線用導電膜８を厚さ約８００ｎｍ堆積させた
後、フォトレジストを塗布し露光し、現像して第２配線
層レジストパターン９−１及びレジスト副尺パターン９
−２を形成する。第２配線層レジストパターンは第２配
線用導電膜８をパターニングして第２配線層（スルーホ
ール７−１で配線層に接続）を形成するためのエッチン
グ用マスクであり、レジスト副尺パターン９−２は、ス
ルーホール主尺パターン７−２とともにノギス様の測定
手段をなし、スルーホールと第２配線層を形成するため
のフォトマスクとの目合せ精度を測定するためのもので
ある。
【０００５】
【発明が解決しようとする課題】このように、従来の半
導体装置の製造方法では、シリコン基板上に直接、各リ
ソグラフィー工程のレジスト膜でなるチェックパターン
を形成していたため、工程が後になればなるほど内部パ
ターン（半導体装置を形成するのに本来必要なレジスト
膜パターン）とこのチェックパターンの高さの差が大き
くなってしまっていた。この為、チェックパターンが、
デフォーカス状態でフォトマスクから転写されて形がく
ずれてしまい、目ずれを読み取る為の測定が正確に読め
ないとか、キレチェックパターンが内部パターンの状態
を反映していない等チェック機能が損なわれてしまうと
いう問題点があった。
導体装置の製造方法では、シリコン基板上に直接、各リ
ソグラフィー工程のレジスト膜でなるチェックパターン
を形成していたため、工程が後になればなるほど内部パ
ターン（半導体装置を形成するのに本来必要なレジスト
膜パターン）とこのチェックパターンの高さの差が大き
くなってしまっていた。この為、チェックパターンが、
デフォーカス状態でフォトマスクから転写されて形がく
ずれてしまい、目ずれを読み取る為の測定が正確に読め
ないとか、キレチェックパターンが内部パターンの状態
を反映していない等チェック機能が損なわれてしまうと
いう問題点があった。
【０００６】本発明の目的はチェック機能を損なうこと
なくチェックパターンを形成できる半導体装置の製造方
法を提供することにある。
なくチェックパターンを形成できる半導体装置の製造方
法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、スクライブ領域で区画された複数のチップ領
域を備えた半導体ウェーハを準備する工程と、前記半導
体ウェーハ上に第１の絶縁膜（又は第１の導電膜）を堆
積し、レジスト膜を形成し、半導体装置を形成するのに
本来必要な第１のパターン及び前記第１のパターンの形
状、寸法又は下地パターンとの相対位置をチェックする
ためのチェックパターンに前記レジスト膜を加工する工
程とを有する半導体装置の製造方法において、前記チェ
ックパターンの表面の高さを前記第１のパターンの表面
の高さと同等にする手段を有するというものである。
造方法は、スクライブ領域で区画された複数のチップ領
域を備えた半導体ウェーハを準備する工程と、前記半導
体ウェーハ上に第１の絶縁膜（又は第１の導電膜）を堆
積し、レジスト膜を形成し、半導体装置を形成するのに
本来必要な第１のパターン及び前記第１のパターンの形
状、寸法又は下地パターンとの相対位置をチェックする
ためのチェックパターンに前記レジスト膜を加工する工
程とを有する半導体装置の製造方法において、前記チェ
ックパターンの表面の高さを前記第１のパターンの表面
の高さと同等にする手段を有するというものである。
【０００８】この場合、第１のパターンの所定部直下の
導電膜（又は絶縁膜）をスクライブ領域上に選択的に残
し、その上にチェックパターンを形成することによりチ
ェックパターンの表面の高さと前記第１のパターンの表
面の高さを同等にすることができる。
導電膜（又は絶縁膜）をスクライブ領域上に選択的に残
し、その上にチェックパターンを形成することによりチ
ェックパターンの表面の高さと前記第１のパターンの表
面の高さを同等にすることができる。
【０００９】更に、スクライブ領域のチップ領域寄りの
部分にフィールド絶縁膜を形成しないようにすることが
できる。
部分にフィールド絶縁膜を形成しないようにすることが
できる。
【００１０】チェックパターンと第１のパターンの高さ
を同等にするのでフォーカスによるチェックパターンの
形状くずれを回避できる。
を同等にするのでフォーカスによるチェックパターンの
形状くずれを回避できる。
【００１１】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１は本発明の一実施の形態について説明
するための半導体ウェーハの断面図である。
て説明する。図１は本発明の一実施の形態について説明
するための半導体ウェーハの断面図である。
【００１２】まず、シリコン基板１の表面部に選択酸化
法を用いて、厚さ約８００ｎｍの素子分離用のフィール
ド酸化膜２−１及び高さ調整用のフィールド酸化膜２−
２をチップ領域及びスクライブ領域３にそれぞれ選択的
に形成する。フィールド酸化膜２−２はチップ領域との
境界部のスクライブ領域３ａ，３ｂには形成しない。次
にボロンやほう素を含んだ酸化シリコン膜を化学気相成
長（厚さ約７００ｎｍ）させ、高温（９００℃）処理で
リフローし、ＢＰＳＧ膜４を形成する。そして、厚さ約
６００ｎｍのアルミニウム膜を堆積しパターニングして
第１配線層５−１及び高さ調整用の第１配線層５−２を
それぞれチップ領域及びスクライブ領域上に形成する。
その次に、層間絶縁膜６を形成した後、パターニングを
行なって、スルーホール７−１Ａ及びスルーホール主尺
パターン７−２Ａをそれぞれチップ領域及びスクライブ
領域３上に形成する。次にアルミニウム膜（第２配線層
用導電膜８）を厚さ約８００ｎｍ堆積させた後、フォト
レジストを塗布し、露光し、現像して第２配線層レジス
トパターン９−１Ａ及びレジスト副尺パターン９−２Ａ
を形成する。
法を用いて、厚さ約８００ｎｍの素子分離用のフィール
ド酸化膜２−１及び高さ調整用のフィールド酸化膜２−
２をチップ領域及びスクライブ領域３にそれぞれ選択的
に形成する。フィールド酸化膜２−２はチップ領域との
境界部のスクライブ領域３ａ，３ｂには形成しない。次
にボロンやほう素を含んだ酸化シリコン膜を化学気相成
長（厚さ約７００ｎｍ）させ、高温（９００℃）処理で
リフローし、ＢＰＳＧ膜４を形成する。そして、厚さ約
６００ｎｍのアルミニウム膜を堆積しパターニングして
第１配線層５−１及び高さ調整用の第１配線層５−２を
それぞれチップ領域及びスクライブ領域上に形成する。
その次に、層間絶縁膜６を形成した後、パターニングを
行なって、スルーホール７−１Ａ及びスルーホール主尺
パターン７−２Ａをそれぞれチップ領域及びスクライブ
領域３上に形成する。次にアルミニウム膜（第２配線層
用導電膜８）を厚さ約８００ｎｍ堆積させた後、フォト
レジストを塗布し、露光し、現像して第２配線層レジス
トパターン９−１Ａ及びレジスト副尺パターン９−２Ａ
を形成する。
【００１３】第２配線層を形成するための第２配線層レ
ジストパターン９−１Ａ，スルーホール主尺パターン７
−２Ａと組合わせてノギス様の測定手段となるレジスト
副尺パターン９−２Ａの高さ（シリコン基板１の表面か
らそれぞれの表面までの垂直距離のうち最大のもの）が
設計上同一になるので、レジスト副尺パターン９−２Ａ
のデホーカスによる形成くずれを防止でき、チェック機
能が損なわれるのを回避できる。
ジストパターン９−１Ａ，スルーホール主尺パターン７
−２Ａと組合わせてノギス様の測定手段となるレジスト
副尺パターン９−２Ａの高さ（シリコン基板１の表面か
らそれぞれの表面までの垂直距離のうち最大のもの）が
設計上同一になるので、レジスト副尺パターン９−２Ａ
のデホーカスによる形成くずれを防止でき、チェック機
能が損なわれるのを回避できる。
【００１４】以上第２配線層形成時のフォトリソグラフ
ィー工程を例にあげて説明したが、第２スルーホールや
第３配線層など、任意の導電膜や絶縁膜をパターニング
するためのフォトリソグラフィー工程に適用できる。ま
たチェックパターンとして副尺パターンを例にあげた
が、これに限らず内部パターンの形状、寸法又は下地パ
ターンとの相対位置などをチェックするためのものであ
れば何でもよい。
ィー工程を例にあげて説明したが、第２スルーホールや
第３配線層など、任意の導電膜や絶縁膜をパターニング
するためのフォトリソグラフィー工程に適用できる。ま
たチェックパターンとして副尺パターンを例にあげた
が、これに限らず内部パターンの形状、寸法又は下地パ
ターンとの相対位置などをチェックするためのものであ
れば何でもよい。
【００１５】
【発明の効果】以上説明したように本発明は、フォトリ
ソグラフィー工程におけるレジスト膜でなるチェックパ
ターン及び内部パターンを同等の高さにする手段を有し
ているので、デフォーカスによる形くずれが防止できる
ので内部パターンの状態を正確に反映したチェックパタ
ーンを形成できる。従って工程チェックの作業性及び確
実性が改善でき、半導体装置を歩留りよく製造できると
いう効果がある。
ソグラフィー工程におけるレジスト膜でなるチェックパ
ターン及び内部パターンを同等の高さにする手段を有し
ているので、デフォーカスによる形くずれが防止できる
ので内部パターンの状態を正確に反映したチェックパタ
ーンを形成できる。従って工程チェックの作業性及び確
実性が改善でき、半導体装置を歩留りよく製造できると
いう効果がある。
【図１】本発明の一実施の形態について説明するための
断面図である。
断面図である。
【図２】従来例について説明するための断面図である。
１ シリコン基板 ２，２−１，２−２ フィールド酸化膜 ３ スクライブ領域 ３ａ，３ｂ スクライブ領域の周辺部 ４ ＢＰＳＧ膜 ５，５−１，５−２ 第１配線層 ６ 層間絶縁膜 ７−１，７−１Ａ スルーホール ７−２，７−２Ａ スルーホール主尺パターン ８ 第２配線用導電膜 ９−１，９−１Ａ 第２配線用レジストパターン ９−２，９−２Ａ レジスト副尺パターン
Claims (3)
- 【請求項１】 スクライブ領域で区画された複数のチッ
プ領域を備えた半導体ウェーハを準備する工程と、前記
半導体ウェーハ上に第１の絶縁膜（又は第１の導電膜）
を堆積し、レジスト膜を形成し、半導体装置を形成する
のに本来必要な第１のパターン及び前記第１のパターン
の形状、寸法又は下地パターンとの相対位置をチェック
するためのチェックパターンに前記レジスト膜を加工す
る工程とを有する半導体装置の製造方法において、前記
チェックパターンの表面の高さを前記第１のパターンの
表面の高さと同等にする手段を有することを特徴とする
半導体装置の製造方法。 - 【請求項２】 第１のパターンの所定部直下の導電膜
（又は絶縁膜）をスクライブ領域上に選択的に残し、そ
の上にチェックパターンを形成する請求項１記載の半導
体装置の製造方法。 - 【請求項３】 スクライブ領域のチップ領域寄りの部分
にフィールド絶縁膜を形成しない請求項２記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7251533A JPH0997796A (ja) | 1995-09-28 | 1995-09-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7251533A JPH0997796A (ja) | 1995-09-28 | 1995-09-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0997796A true JPH0997796A (ja) | 1997-04-08 |
Family
ID=17224234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7251533A Pending JPH0997796A (ja) | 1995-09-28 | 1995-09-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0997796A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104805670A (zh) * | 2015-05-15 | 2015-07-29 | 宁波爱佳电器有限公司 | 台式电熨斗锁扣结构 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0574769A (ja) * | 1991-09-13 | 1993-03-26 | Nec Corp | 半導体装置 |
-
1995
- 1995-09-28 JP JP7251533A patent/JPH0997796A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0574769A (ja) * | 1991-09-13 | 1993-03-26 | Nec Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104805670A (zh) * | 2015-05-15 | 2015-07-29 | 宁波爱佳电器有限公司 | 台式电熨斗锁扣结构 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980421 |