JPH04143665A - 信号記憶方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、主としてトランジェント・デジタイザ（波形
記憶装置）などに用いられる記憶装置の信号記憶方法に
関する。

［従来の技術］ トランジェント・デジタイザは、例えばアナログ信号波
形をデジタル化して、コンピュータなどで処理したり、
アナログ信号に戻して表示装置で観測したりするために
使われる装置で、高速過渡現象や機械振動などの観測・
解析に欠かせないものである。

かかる装置の動作は、次のようにして行なわれる。書込
みモードにおいて入力信号をアナログ・デジタル変換し
て記憶回路（例えばランダム・アクセス・メモリＲＡＭ
）に順次記憶し、読出しモードではこのＲＡＭに記憶さ
れたデジタル信号を順次読出す、しかし、いずれのモー
ドにおいてもＲＡＭの容量全部に書込むか、又は容量全
部を読出すと、再び、書込み又は読出しを始めから行な
い、以下これを繰返す、この繰返しの１周期を１サイク
ルと呼ぶ、ＲＡＭの読出しを停止して新しいデータの書
込みを開始させるには、手動又は自動でリセット・スタ
ート・スイッチを操作して、装置を読出しモードから書
込みモードに切替える。

トリガ前のアナログ信号波形を記憶するブリトリガ・モ
ードにおいては、ＲＡＭへの書込みをトリガ信号によっ
て停止し、それまでＲＡＭに書込まれていたデータを読
出す、すなわち、このブリトリガ・モードの場合、トリ
ガ信号が入ると自動的に書込みモードが停止する。また
、このトリガ信号を手動で発生することもできる。

ブリトリガ・モードにおける以上の動作を図によって説
明すると、第１図Ａは、リセット・スタート後１サイク
ル以上の時間が経過してから、トリガされた場合（書込
み停止）を示す。また、第１図Ｂは、リセット・スター
ト後、　１サイクル経過しないうちに、ブリトリガ・モ
ードにおいて、トリガされた場合を示す。図中、Ｒは読
出しモード、Ｗは書込みモードを示す。第１図Ａの場合
は、ＲＡＭの古い第１データの読出し中にどの時点でリ
セット・スタートされても、トリガ発生（書込み停止）
までに１サイクル以上の時間が経っているから、ＲＡＭ
の全容量には新しい第２データが書込まれる。したがっ
て、トリガ後（書込み停止後）は、第２データのみが読
出される。

［発明が解決しようとする課題］ ところが、第１図Ｂの場合は、ＲＡＭの全容量まで第２
データが書込まれる時間がなく、ＲＡＭには第１データ
と第２データが混在することになる。よって、ブリトリ
ガ・モードにおけるトリガ後は、第１データの後の部分
と第２データの前の部分とが読出される。これでは、第
１及び第２データが混在してしまい、第２データのみを
測定するのが困難である。このような現象は、ブリトリ
ガ・モード以外の場合でも、ＲＡＭの新たなデータの書
込み動作の停止が、書込み開始後ｌサイクル以内に行わ
れれば、ブリトリガ・モードと同様に生じる。

したがって、本発明の目的は、信号記憶装置内の記憶回
路に古い第１データと新しい第２データとが混在して記
憶されるのを防止できる信号記憶方法の提供にある。

［課題を解決するための手段］ 本発明は、第１制御信号により入力信号の書込みを開始
する記憶回路と、この記憶回路のアドレスを順次指定す
るアドレス制御回路と、入力信号に応じてトリガ信号を
発生するトリガ回路と、このトリガ回路が発生したトリ
ガ信号が供給されるとクロック・パルスの計数を開始し
、設定された数（零を含む）のクロック・パルスを計数
後、第２制御信号を発生する遅延カウンタとを具えた信
号記憶装置用の信号記憶方法である。そして、第１の方
法では、第１制御信号発生後、アドレス制御回路が記憶
回路の全アドレスを指定するまで。

トリガ回路が発生したトリガ信号が遅延カウンタに供給
されるのを禁止し、遅延カウンタが第２制御信号を発生
すると、記憶回路の書込み動作を停止させる。また、第
２の方法では、第１制御信号発生後、アドレス制御回路
が記憶回路の全アドレスを指定するまで、遅延カウンタ
が発生する第２制御信号を無効にし、この遅延カウンタ
が発生する第２制御信号が有効なときに、記憶回路の書
込み動作を停止させる。

［作用］ 第１図Ｃ及びＤを参照して、本発明の詳細な説明する。

第１図Ｃは、第１制御信号発生後（この場合は、リセッ
ト・スタート後）の１サイクルの閏、記憶回路（ＲＡＭ
）にデジタル化した入力信号を書込んでからトリガ・イ
ネーブルとし、その後の１サイクルが経たないうちに第
２制御信号を受けた場合（ブリトリガ・モードでは、ト
リガされた場合）を示す。また、第１図りは、リセット
・スタート後の１サイクルでＲＡＭのデータを消去し、
その後に、第１制御信号を受けてからの１サイクルの間
に、デジタル化した入力信号をＲＡＭに書込んでから、
トリガ・イネーブルとし、１サイクル経たないうちに第
２制御信号を受けた場合（プリトリガ・モードでは、ト
リガされた場合）を示す。なお、図中、Ｅは消去モード
を示す。どちらの場合も、リセット・スタート後、新し
いデータをＲＡＭに１サイクル書込まないうちに記憶動
作を停止することがなく、すなわち、ＲＡＭの全アドレ
スを指定するまで第２制御信号を禁止して、上述の従来
の欠点を回避することができる。

特に、第１図りの場合は、入力信号の変化が非常に遅い
ときに用いるスロー・モードの際に有効である。スロー
・モードではクロック周波数が非常に低いので時分割に
より書込みながら読出すことができる。しかし、リセッ
ト・スタート後に消去を行なわないと、初めの１サイク
ルの書込み期間に、古い第１データと新しい第２データ
が同時にブラウン管に表示されて見にくいので、第１図
りの場合は、リセット・スタート後の１サイクルの間に
ＲＡＭのデータを消去するようにしている。

［実施例］ 第２図は、本発明を用いた信号記憶装置の実施例を示す
ブロック図、第３図は、第２図の一部を詳細に示すブロ
ック図である。第２図は、２つのチャンネルの信号波形
を観測する場合を示し、ＣＨｌ、ＣＨ２は、それぞれ第
１チヤンネル及び第２チヤンネルの入力端子である。ｌ
は、バッファや減衰器などを有する入力回路、２は、ア
ナログ・デジタル変換器、３は、セレクタやＲＡＭなど
を有する選択記憶回路、４は、デジタル・アナログ変換
器や出力増幅器などを有する出力回路、５は、出力端子
、６は、出力端子５に接続された表示装置（例えばブラ
ウン管）、７は、入力信号に応じてトリガ信号を発生す
るトリガ回路、８は、主として書込み読出しの際に、選
択記憶回路３のＲＡＭのアドレスを指定するアドレス制
御回路、９は、中央処理装置（以下ｒｃＰＵＪという）
、ｌＯは、ＣＰＵ９の処理手順を記憶するリード・オン
リ・メモリ（ＲＯＭ）、１１は、ＣＰＵのＲＡＭ、１２
は、各種の命令を発するキーボード、１３は、クロック
信号を各回路に供給するクロック発生器である。１４は
、バス（母線）であるが、矢印の付いていない部分は、
双方向性であることを示す。これらのバスを介して、Ｃ
ＰＵ９によリフロック発生器１３のクロック周波数が制
御され、選択記憶回路３のセレクタのチャンネル選択が
制御され、選択記憶回路３のＲＡＭのデータの処理（例
えば消去）、トリガ回路７に対するトリガ・レベルやス
ロープの制御などが行なわれる。なお、８１は、読出し
書込み制御線、８２は、アドレス指定線を示す。

第３図は、第２図におけるアドレス制御回路８を詳細に
示すブロック図である０図において、バイアス・ラッチ
回路１５．１６は、書込み停止時に関連した選択記憶回
路３のＲＡＭのアドレスを記憶するもので、１５は第１
チヤンネル用、１６は第２チヤンネル用である。読出し
カウンタ１７は、読出しモードの際、選択記憶回路３の
ＲＡＭのアドレスの基準となり、書込みカウンタ１８は
、書込みモードの際、選択記憶回路３のＲＡＭのアドレ
スを決定するものである。ボート２２は、ＣＰＵ９に対
するインターフェース、遅延カウンタ２５は、必要に応
じてトリガを所定時間遅らせるためのものであり、トリ
ガ発生後の入力信号もＲＡＭに記憶させたいときに用い
る。マルチプレクサ１９は、読出しカウンタ１７の計数
の１サイクル毎にバイアス・ラッチ回路１５及び１６の
出力を交互に選択する。加算回路２０は、マルチプレク
サ１９で選択されたバイアス・ラッチ回路１５又は１６
のアドレスを読出しカウンタからのアドレスと代数的に
加算する。マルチプレクサ２１は、遅延カウンタ２５の
出力に応答する制御回路２６の出力に応じて、書込みカ
ウンタ１８又は加算回路２０の出力を選択する。制御回
路２３は、書込みカウンタ１８の後述するキャリー信号
及びボート２２の出力に応じて、アンド・ゲート２４を
トリガ・イネーブル（ｔｒｉｇｇｅｒ　ｅｎａｂｌｅ：
　トリガ信号を受は入れる状態）とするためのものであ
る。

次に、第２及び第３図に示した実施例の動作を、第１図
りを参照して説明する。今、装置が読出しモードにある
ものとすると、読出しカウンタ１７の動作に応じて、マ
ルチプレクサ１９は、バイアス・ラッチ回路１５及び１
６を交互に選択し、マルチプレクサ２１は、加算回路２
０を選択する。

このマルチプレクサ２工の出力に応じて、選択記憶回路
３のＲＡＭのアドレスを選択し、このＲＡＭの記憶され
たデータを読出している。この読出しモードの動作は、
詳細に後述する。この間、制御回路２３は、アンド・ゲ
ート２４を禁止状態としている。

キーボード１２のリセット・スタート・キーを操作する
と、ＣＰＵ９がこれを検知し、ＲＯＭ　ＩＯに記憶され
た処理手順に従い、各回路を以下の如く制御する。まず
、ＣＰＵ９は、バス１４を介して、選択記憶回路３のセ
レクタが接地電位をＲＡＭのデータ入力端子に印加する
ように命令すると共に、バス１４を介して、制御回路２
６が信号線８１に書込みモード信号を発生するように命
令する。この書込みモード信号により、選択記憶回路３
のＲＡＭは読出しモードから書込みモードとなり、マル
チプレクサ２１は、書込みカウンタ１８を選択する。更
に、ＣＰＵ９は、バス１４及びボート２２を介して、書
込みカウンタ１８にスタート信号を供給するので、この
カウンタ１８は、クロック信号の計数を開始し、出力信
号をアドレス信号として、マルチプレクサ２１を介して
選択記憶回路３のＲＡに供給する。よって、このＲＡＭ
は論理「０」　（接地レベル）を書込む、書込みカウン
タ１８の最大計数値とＲＡＭの記憶容量が等しいので、
ＲＡＭの全記憶素子に論理「０」が書込まれると、即ち
ＲＡＭに記憶されていた古い信号（第１データ）の消去
が完了すると、書込みカウンタ１８は１回目のキャリー
信号を発生する。

なお、回路３のＲＡＭの消去の際に、論理「０」の代り
に論理「１」を書込んでもよい。また、ＣＰＵ９から直
接ＲＡＭヘアドレス信号及びデータを送り、ＲＡＭの消
去を行なってもよく、この際は、書込みカウンタ１８は
用いない。

書込みカウンタ１８からの１回目のキャリー信号は、ボ
ート２２及びバス１４を介してＣＰＵ９に送られる。Ｃ
ＰＵ９は、このキャリー信号を検知すると、バス１４を
介して選択記憶回路３のセレクタがアナログ・デジタル
変換器２の出力をＲＡＭに供給するように命令すると共
に、バス１４及びボート２２を介して書込みカウンタ１
８に２回目のスタート信号、すなわち第１制御信号を供
給する。よって、回路３のＲＡＭは、マルチプレクサ２
１からの書込みカウンタ１８のアドレス信号に応じてデ
ジタル化された入力信号、すなわち第２データを書込む
、この間は、読出しモード及び消去モードと同様に、制
御回路２３によりアンド・ゲート２４は禁止状態にある
。

第２データを１サイクル間、回路３のＲＡＭに書込むと
、書込みカウンタ１８は２回目のキャリー信号を発生し
、これをボート２２及びバス１４を介してＣＰＵ９に送
る。ＣＰＵ９は、このキャリー信号が２回目であること
を判別し、バス１４及びボート２２を介して制御回路２
３にアンド・ゲート２４をトリガ・イネーブルとするよ
うに命令する。アンド・ゲート２４がトリガ・イネーブ
ルとされると、トリガ回路７が発生するトリガ信号は常
に遅延カウンタ２５に供給される状態になる。また、Ｃ
ＰＵ９は、２回目のキャリー信号に応じて再びスタート
信号をバス１４及びボート２２を介して書込みカウンタ
１８に供給し、選択記憶回路３のＲＡＭは次々に新たな
第２データに書換えられる。この動作は、トリガ回路７
がトリガ信号を発生するまで繰返される。上述の書込み
カウンタ１８及び制御回路２３の制御をＣ，ＰＵ９で行
なわずに、ハード・ロジックで行なってもよい。

ハード・ロジックの方がＣＰＵより高速で処理できる利
点がある。

トリガ・イネーブル後にトリガ信号が発生すると、この
トリガ信号がアンド・ゲート２４を介して遅延カウンタ
２５に供給される。遅延カウンタ２５は、その計数値が
キーボード１２の設定によりＣＰＵ９及びバス１４を介
して制御され、アンド・ゲート２４の出力発生後、クロ
ック・パルスを設定値まで計数して第２制御信号である
遅延トリガ信号を発生する。トリガ信号発生前の信号を
測定する上述のブリトリガ・モードでは、遅延カウンタ
２５の設定値を零としておき、トリガ回路７がトリガ信
号発生後、直ちに遅延カウンタ２５がトリガ信号を発生
するようにする。ブリトリガ・モード以外のモードでは
、上述の如く、遅延カウンタ２５の設定値を零以外に設
定値し、この設定値に応じて、トリガ回路７からのトリ
ガ信号の前後を任意にＲＡＭに記憶できる。いずれの場
合にも、この実施例では、トリガ回路７からのトリガ信
号ではなく、遅延カウンタ２５の出力信号が第２制御信
号になることに留意されたい。

遅延カウンタ２５の遅延トリガ信号（第２制御信号）は
、ストップ信号として書き込みカウンタ１８に供給され
、書込みカウンタ１８の計数を停止させる。バイアス・
ラッチ回路１５及び１６には、書込みカウンタ１８のア
ドレス信号及び遅延カウンタ２５の出力が供給されてい
るので、遅延カウンタ２５の出力が発生した時の書込み
カウンタ１８のアドレス信号、すなわち選択記憶回路３
のＲＡＭの書込み最終アドレスを記憶する。また、遅延
カウンタ２５の遅延トリガ信号は、制御回路２６にも供
給され、信号線８１が書込みモードから読出しモードと
なり、回路３のＲＡＭが読出しモードになると共に、マ
ルチプレクサ２１は加算回路２０を選択する。更に、読
出しカウンタ１７がクロック信号の計数を開始し、アド
レス信号を加算回路２０に供給すると共に、キャリー信
号をマルチプレクサ１９に供給して、キャリー信号発生
毎にバイアス・ラッチ回路１５及び１６を交互に選択す
る。これは、回路３のＲＡＭには２チヤンネルの信号が
記憶されているが、出力回路４のデジタル・アナログ変
換器は１個であるため、第１及び第２チヤンネルを交互
に読出さなければならないためである。ゆえに、第１チ
ヤンネルの信号のみを記憶している場合は、マルチプレ
クサ１９は常にバイアス・ラッチ回路１５を選択すれば
よい。

一方、バイアス・ラッチ回路１５及び１６に記憶された
最終アドレスは、バス１４を介してＣＰＵのＲＡＭＩＩ
に記憶されると共に、ＣＰＵ９により１が代数的に加え
られ、再びバス１４を介してバイアス・ラッチ回路１５
及び１６に記憶される。新たに記憶されたアドレスは、
ＲＡＭの書込みの開始アドレスとなる。しかし、書込み
カウンタ１８が、ストップ信号の供給された次のクロッ
ク信号で計数を停止し、バイアス・ラッチ回路１５及び
１６がこの時のアドレスを記憶すれば、ＣＰＵによる＋
１の加算は不要となる。加算回路２０は、この開始アド
レスと読出しカウンタ１７のアドレス信号を代数的に加
算するので、加算回路２０の出力は、読出しカウンタ１
７のアドレス信号が零のときにＲＡＭの書込み開始アド
レスとなる。こうして、加算回路２０の出力に応じて回
路３のＲＡＭのアドレスが選択され読出しモードとなる
。なお、読出しカウンタ１７のアドレス信号が零のとき
、表示装置６の水平方向の表示位置が左端となる。

このように、遅延カウンタ２５の設定が零のブリトリガ
・モードの場合、トリガ信号発生前の１サイクルが表示
装置６に表示されるが、表示内容は、たとえ第１図りの
如くトリガ・イネーブル後の１サイクル以内にトリガ信
号が発生して書込みを停止したとしても必ず新しい第２
データであり、古い第１データと混在することがない。

場合により、上述の動作における消去モードを省略して
もよい、なお、ＣＰＵ９、ボート２２、制御回路２３及
びアンドゲート２４は禁止回路を構成する。

なお、本発明は、上述の実施例に限らず、特許請求の範
囲に記載した発明の要旨を逸脱しない範囲内において種
々の変形・変更をすることができる。例えば、バイアス
・ラッチ回路の記憶内容に１を加えることは、場合によ
ってはｌを加えることを省略しても良い、この場合、読
み出しカウンタは０００１から計数を開始する。また、
本発明は、トランジェント・デジタイザのほか、ロジッ
ク・アナライザにも適用することができる。

更に、アンド・ゲート２４を遅延カウンタ２５の後段に
設けても良い、この場合、第１制御信号発生後、アドレ
ス制御回路８が記憶回路の全アドレスを指定するまで、
遅延カウンタ２５が発生する第２制御信号を無効にし、
遅延カウンタ２５が発生する第２制御信号が有効なとき
に、記憶回路の書込み動作を停止させることになる。

［発明の効果コ 以上、説明したとおり、本発明によれば、入力信号を記
憶する場合、記憶回路の新たな信号の書込み動作停止後
に、古い信号と新しい信号とが記憶回路に混在しない、
よって、この記憶回路の記憶内容を表示しても、古い信
号と新しい信号とが混在して表示されることがない。

【図面の簡単な説明】

第１図は従来及び本発明の信号記憶方法の動作説明図、 第２図は本発明を用いた信号記憶装置を示すブロック図
、 第３図は第２図に用いるアドレス制御回路を示す詳細ブ
ロック図である。 ３：選択記憶記憶回路 ７：　トリガ回路 ８ニ アドレス制御回路 ２５； 遅延カウンタ

Claims (1)

1. 【特許請求の範囲】 　第１制御信号により入力信号の書込みを開始する記憶
   回路と、該記憶回路のアドレスを順次指定するアドレス
   制御回路と、入力信号に応じてトリガ信号を発生するト
   リガ回路と、該トリガ回路が発生した上記トリガ信号が
   供給されるとクロック・パルスの計数を開始し、設定さ
   れた数（零を含む）の上記クロック・パルスを計数後、
   第２制御信号を発生する遅延カウンタとを具えた信号記
   憶装置の信号記憶方法において、 上記第１制御信号発生後、上記アドレス制御回路が上記
   記憶回路の全アドレスを指定するまで、上記トリガ回路
   が発生したトリガ信号が上記遅延カウンタに供給される
   のを禁止し、上記遅延カウンタが第２制御信号を発生す
   ると、上記記憶回路の書込み動作を停止させるか、 または、上記第１制御信号発生後、上記アドレス制御回
   路が上記記憶回路の全アドレスを指定するまで、上記遅
   延カウンタが発生する上記第２制御信号を無効にし、上
   記遅延カウンタが発生する上記第２制御信号が有効なと
   きに、上記記憶回路の書込み動作を停止させる ことを特徴とする信号記憶方法。