JPH0145678B2

JPH0145678B2 -

Info

Publication number: JPH0145678B2
Application number: JP55126884A
Authority: JP
Inventors: Atsushi Sakamoto
Original assignee: Sony Tektronix Corp
Current assignee: Tektronix Japan Ltd
Priority date: 1980-09-12
Filing date: 1980-09-12
Publication date: 1989-10-04
Also published as: JPS5752995A

Description

【発明の詳細な説明】本発明は、主としてトランジエント・デジタイ
ザ（波形記憶装置）などに用いられる記憶装置に
関するものである。

トランジエント・デジタイザは、例えばアナロ
グ信号波形をデジタル化してコンピユータなどで
処理したり、アナログ信号に戻して表示装置で観
測したりするために使われる装置で、高速過渡現
象や機械振動などの観測・解析に欠かせないもの
である。

かかる装置の動作は、次のようにして行なわれ
る。書込みモードにおいて入力信号をアナログ・
デジタル変換して記憶回路（例えばランダム・ア
クセス・メモリRAM）に順次記憶し、読出しモ
ードではこのRAMに記憶されたデジタル信号を
順次読出すが、いずれのモードにおいても、
RAMの容量全部に書込み又は全部を読出すと、
再び書込み又は読出しを始めから行ない、以下こ
れを繰返す。この繰返しの１周期を１サイクルと
呼ぶ。RAMの読出しを停止して新しいデータの
書込みを開始させるには、手動又は自動でリセツ
ト・スタート・スイツチを操作して装置を読出し
モードから書込みモードに切替える。トリガ前の
アナログ信号波形を記憶するプリトリガ・モード
においては、RAMへの書込みをトリガ信号によ
つて停止し、それまでRAMに書込まれていたデ
ータを読出す。すなわち、トリガ信号が入ると自
動的に書込みモードが停止するが、トリガ信号を
手動で発生することもできる。

以上の動作を図によつて説明すると、第１図Ａ
はリセツト・スタート後１サイクル以上の時間が
経過してからトリガされた場合（書込み停止）を
示し、第１図Ｂはリセツト・スタート後１サイク
ル経過しないうちにトリガされた場合を示す。図
中、Ｒは読出しモード、Ｗは書込みモードを示
す。第１図Ａの場合は、RAMの古い第１データ
の読出し中にどの時点でリセツト・スタートされ
ても、トリガ発生までに１サイクル以上の時間が
経つているからRAMの全容量には新しい第２デ
ータが書込まれる。したがつて、トリガ後は第２
データのみが読出される。ところが、第１図Ｂの
場合は、RAMの全容量まで第２データが書込ま
れる時間がなく、RAMには第１データと第２デ
ータが混在することになる。したがつて、トリガ
後は第１データの後の部分と第２データの前の部
分とが読出される。これでは、第１及び第２デー
タが混在してしまい、第２データのみを測定する
のが困難である。

本発明は、このような欠点をなくすため、リセ
ツト・スタート後１サイクルの間は書込みだけで
トリガ信号を受け付けず、すなわち書込みを停止
せず、この期間終了後トリガ信号を受け入れる状
態（trigger enable―トリガ・イネーブル）にす
るものである。第１図Ｃは、リセツト・スタート
後１サイクルの間RAMにデジタル化した入力信
号を書込んでからトリガ・イネーブルとし、その
後１サイクル経たないうちにトリガされた場合を
示し、第１図Ｄは、リセツト・スタート後１サイ
クルでRAMのデータを消去し、その後１サイク
ルの間にデジタル化した入力信号をRAMに書込
んでからトリガ・イネーブルとし、１サイクル経
たないうちにトリガされた場合を示す。図中、Ｅ
は消去モードを示す。どちらの場合も、リセツ
ト・スタート後新しいデータをRAMに１サイク
ル書込まないうちにトリガされることがなく、上
述の欠点を回避することができる。特に、第１図
Ｄの場合は、入力信号の変化が非常に遅いときに
用いるスロー・モードの際に有効である。スロ
ー・モードではクロツク周波数が非常に低いので
時分割により書込みながら読出すことができる。
しかし、リセツト・スタート後に消去を行なわな
いと初めの１サイクルの書込み期間に古い第１デ
ータと新しい第２データが同時にブラウン管に表
示されて見にくいので、第１図Ｄの場合はリセツ
ト・スタート後１サイクルの間にRAMのデータ
を消去するようにしている。

第２図は本発明の実施例を示すブロツク図、第
３図は第２図の一部を詳細に示すブロツク図であ
る。第２図は２つのチヤンネルの信号波形を観測
する場合を示し、CH₁，CH₂はそれぞれ第１チヤ
ンネル及び第２チヤンネルの入力端子である。１
はバツフアや減衰器などを有する入力回路、２は
アナログ・デジタル変換器、３はセレクタと
RAMなどを有する選択記憶回路、４はデジタ
ル・アナログ変換器や出力増幅器などを有する出
力回路、５は出力端子、６は出力端子５に接続さ
れた表示装置（例えばブラウン管）、７は入力信
号に応じてトリガ信号を発生するトリガ回路、８
は主として書込み読出しの際の選択記憶回路３の
RAMのアドレスを指定するアドレス制御回路、
９は中央処理装置（以下「CPU」という。）、１
０はCPU９の処理手順を記憶するリード・オン
リ・メモリ（ROM）、１１はCPUのRAM、１２
は各種の命令を発するキーボード、１３はクロツ
ク信号を各回路に供給するクロツク発生器であ
る。１４はバス（母線）であるが、矢印の付いて
いない部分は、双方向性であることを示す。これ
らのバスを介してCPU９によりクロツク発生器
１３のクロツク周波数が制御され、選択記憶回路
３のセレクタのチヤンネル選択が制御され、選択
記憶回路３のRAMのデータの処理（例えば消
去）、トリガ回路７に対するトリガ・レベルやス
ローブの制御などが行なわれる。なお、８₁は読
出し書込み制御線、８₂はアドレス指定線を示す。

第３図は、第２図におけるアドレス制御回路８
を詳細に示すブロツク図である。図において、バ
イアス・ラツチ回路１５，１６は、書込み停止時
に関連した選択記憶回路３のRAMのアドレスを
記憶するもので、１５は第１チヤンネル用、１６
は第２チヤンネル用である。読出しカウンタ１７
は、読出しモードの際選択記憶回路３のRAMの
アドレスの基準となり、書込みカウンタ１８は、
書込みモードの際選択記憶回路３のRAMのアド
レスを決定するものである。ポート２２はCPU
９に対するインターフエース、遅延カウンタ２５
は必要に応じてトリガを所定時間遅らせるための
ものであり、トリガ発生後の入力信号もRAMに
記憶させたいときに用いる。マルチプレクサ１９
は読出しカウンタ１７の計数の１サイクル毎にバ
イアス・ラツチ回路１５及び１６の出力を交互に
選択し、加算回路２０はマルチプレクサ１９で選
択されたバイアス・ラツチ回路１５又は１６のア
ドレスを代数的に加算する。マルチプレクサ２１
は、遅延カウンタ２５の出力に応答する制御回路
２６の出力に応じて書込みカウンタ１８又は加算
回路２０の出力を選択する。制御回路２３は、書
込みカウンタ１８の後述するキヤリー信号及びボ
ート２２の出力に応じてアンドゲート２４をトリ
ガ・イネーブルとするためのものである。

次に、第２及び第３図に示した実施例の動作を
第１図Ｄを参照して説明する。今、装置が読出し
モードにあるものとすると、読出しカウンタ１７
の動作に応じてマルチプレクサ１９はバイアス・
ラツチ回路１５及び１６を交互に選択し、マルチ
プレクサ２１は加算回路２０を選択し、このマル
チプレクサ２１の出力に応じて選択記憶回路３の
RAMのアドレスを選択し、このRAMの記憶さ
れたデータを読出している。この読出しモードの
動作は、詳細に後述する。この間、制御回路２３
はアンドゲート２４を禁止状態としている。

キーボード１２のリセツト・スタート・キーを
操作すると、CPU９がこれを検知し、ROM１０
に記憶された処理手順に従い、各回路を以下の如
く制御する。まず、CPU９は、バス１４を介し
て選択記憶回路３のセレクタが接地電位をRAM
に印加するように命令すると共に、バス１４を介
して制御回路２６が信号線８₁に書込みモード信
号を発生するように命令する。この書込みモード
信号により選択記憶回路３のRAMは読出しモー
ドから書込みモードとなり、マルチプレクサ２１
は書込みカウンタ１８を選択する。更に、CPU
９は、バス１４及びポート２２を介して書込みカ
ウンタ１８にスタート信号を供給するので、この
カウンタ１８はクロツク信号の計数を開始し、出
力信号をアドレス信号としてマルチプレクサ２１
を介して選択記憶回路３のRAに供給する。よつ
て、このRAMは論理「０」（接地レベル）を書
込む。書込みカウンタ１８の最大計数値とRAM
の記憶容量が等しいので、RAMの全記憶素子に
論理「０」が書込まれると、すなわちRAMに記
憶されていた古い信号（第１データ）の消去が完
了すると、書込みカウンタ１８は１回目のキヤリ
ー信号を発生する。なお、回路３のRAMの消去
の際に、論理「０」の代りに論理「１」を書込ん
でもよい。また、CPU９から直接RAMへアドレ
ス信号及びデータを送り、RAMの消去を行なつ
てもよく、この際は書込みカウンタ１８は用いな
い。

書込みカウンタ１８からの１回目のキヤリー信
号は、ポート２２及びバス１４を介してCPU９
に送られる。CPU９は、このキヤリー信号を検
知すると、バス１４を介して選択記憶回路３のセ
レクタがアナログ・デジタル変換器２の出力を
RAMに供給するように命令すると共に、バス１
４及びポート２２を介して書込みカウンタ１８に
２回目のスタート信号、すなわち第１制御信号を
供給する。よつて、回路３のRAMは、マルチプ
レクサ２１からの書込みカウンタ１８のアドレス
信号に応じてデジタル化された入力信号、すなわ
ち第２データを書込む。この間は、読出しモード
及び消去モードと同様に制御回路２３によりアン
ドゲート２４は禁止状態にある。

第２データを１サイクル間回路３のRAMに書
込むと、書込みカウンタ１８は２回目のキヤリー
信号を発生し、これをポート２２及びバス１４を
介してCPU９に送る。CPU９は、このキヤリー
信号が２回目であることを判別し、バス１４及び
ポート２２を介して制御回路２３にアンドゲート
２４をトリガ・イネーブルとするように命令す
る。アンドゲート２４がトリガ・イネーブルとさ
れると、トリガ回路７が発生するトリガ信号は常
に遅延カウンタ２５に供給される状態になる。ま
た、CPU９は２回目のキヤリー信号に応じて再
びスタート信号をバス１４及びポート２２を介し
て書込みカウンタ１８に供給し、選択記憶回路３
のRAMは次々に新たな第２データに書換えられ
る。この動作は、トリガ回路７がトリガ信号を発
生するまで繰返される。上述の書込みカウンタ１
８及び制御回路２３の制御をCPU９で行なわず
に、ハード・ロジツクで行なつてもよい。ハー
ド・ロジツクの方がCPUより高速で処理できる
利点がある。

トリガ・イネーブル後にトリガ信号が発生する
と、このトリガ信号がアンドゲート２４を介して
遅延カウンタ２５に供給される。遅延カウンタ２
５は、その計数値がキーボード１２の設定により
CPU９及びバス１４を介して制御され、アンド
ゲート２４の出力発生後、クロツクパルスを設定
値まで計数して第２制御信号である遅延トリガ信
号を発生する。トリガ信号発生前の信号を測定す
る上述のプリトリガ・モードでは、遅延カウンタ
２５の設定値を零としておき、トリガ回路７がト
リガ信号発生後直ちに遅延カウンタ２５がトリガ
信号を発生するようにする。

遅延カウンタ２５の遅延トリガ信号は、ストツ
プ信号として書込みカウンタ１８に供給され、書
込みカウンタ１８の計数を停止させる。バイア
ス・ラツチ回路１５及び１６には書込みカウンタ
１８のアドレス信号及び遅延カウンタ２５の出力
が供給されているので、遅延カウンタ２５の出力
が発生した時の書込みカウンタ１８のアドレス信
号、すなわち選択記憶回路３のRAMの書込み最
終アドレスを記憶する。また、遅延カウンタ２５
の遅延トリガ信号は制御回路２６にも供給され、
信号線８₁が書込みモードから読出しモードとな
り、回路３のRAMが読出しモードになると共
に、マルチプレクサ２１は加算回路２０を選択す
る。更に、読出しカウンタ１７がクロツク信号の
計数を開始し、アドレス信号を加算回路２０に供
給すると共に、キヤリー信号をマルチプレクサ１
９に供給して、キヤリー信号発生毎にバイアス・
ラツチ回路１５及び１６を交互に選択する。これ
は、回路３のRAMには２チヤンネルの信号が記
憶されているが、出力回路４のデジタル・アナロ
グ変換器は１個であるため、第１及び第２チヤン
ネルを交互に読出さなければならないためであ
る。ゆえに、第１チヤンネルの信号のみを記憶し
ている場合は、マルチプレクサ１９は常にバイア
ス・ラツチ回路１５を選択すればよい。

一方、バイアス・ラツチ回路１５及び１６に記
憶された最終アドレスは、バス１４を介して
CPUのRAM１１に記憶されると共にCPU９によ
り１が代数的に加えられ、再びバス１４を介して
バイアス・ラツチ回路１５及び１６に記憶され
る。新たに記憶されたアドレスは、RAMの書込
みの開始アドレスとなる。しかし、書込みカウン
タ１８がストツプ信号が供給された次のクロツク
信号で計数を停止し、バイアス・ラツチ回路１５
及び１６がこの時のアドレスを記憶すれば、
CPUによる＋１の加算は不要となる。加算回路
２０はこの開始アドレスと読出しカウンタ１７の
アドレス信号を代数的に加算するので、加算回路
２０の出力は読出しカウンタ１７のアドレス信号
が零のときにRAMの書込み開始アドレスとな
る。こうして、加算回路２０の出力に応じて回路
３のRAMのアドレスが選択され読出しモードと
なる。なお、読出しカウンタ１７のアドレス信号
が零のとき、表示装置６の水平方向の表示位置が
左端となる。

このようにトリガ信号発生前（遅延カウンタ２
５の設定が零の場合）の１サイクルが表示装置６
に表示されるが、表示内容は、たとえ第１図Ｄの
如くトリガ・イネーブル後１サイクル以内にトリ
ガ信号が発生して書込みを停止したとしても必ず
新しい第２データであり、古い第１データと混在
することがない。場合により、上述の動作におけ
る消去モードを省略してもよい。なお、CPU９、
ポート２２、制御回路２３及びアンドゲート２４
は禁止回路を構成する。

表示装置６に表示される２つのチヤンネルの信
号波形は例えば第４図Ａに示すようになるが、こ
れら２つの波形は、従来垂直方向には独立して移
動できるものの、２つのチヤンネルに共通の掃引
信号を用いているため水平方向には別々に移動で
きず常に一緒にしか移動できなかつた。それゆ
え、第４図Ａに示す如く時間的にずれた２つの大
きなパルス波形を、時間的に合わせて見ることが
できなかつた。図中、CH₁及びCH₂は、それぞれ
第１及び第２チヤンネルを示す。ところが、上記
の実施例では、第４図Ｂ，Ｃに示すように、２つ
のチヤンネルの信号波形をどちらでも自由に独立
して水平方向にずらすことができ、かつ、常に波
形全体を表示することができる。すなわち、バイ
アス・ラツチ回路１５，１６が記憶する書込み停
止時のアドレスに１を加えたものを読出し時のス
タート・アドレスにしているので、バイアス・ラ
ツチ回路１６の記憶内容を変更すれば、第２チヤ
ンネルの読出し時のスタート点が変わり、第４図
Ｂの如く表示される。バイアス・ラツチ回路１５
の記憶内容を変更すれば、第１チヤンネル読出し
時のスタート点が変わり、第４図Ｃの如く表示さ
れる。こうして、両方又は一方の信号波形全体を
自由に水平方向に移動することが可能となる。バ
イアス・ラツチ回路１５，１６の記憶内容を変え
るには、キーボード１２により設定した値を
CPU９及びバス１４を介してバイアス・ラツチ
回路に送つてもよいし、キーボード１２の特定の
キーを押続けている間、CPU９によりバイア
ス・ラツチ回路１５及び１６の記憶内容に対し１
つずつ加算又は減算してもよい。

また、たとえバイアス・ラツチ回路１５又は１
６の記憶内容を変更して表示を水平方向に移動し
ても、選択記憶回路３のRAMの全容量が読出さ
れるので、RAMに記憶されたすべての、すなわ
ち１サイクル分のデータが常に表示される。この
場合、表示波形の時間関係が一部逆になることに
注意しなければならない。

以上説明したとおり、本発明によれば、トリガ
前の信号波形を観測する場合、トリガ後に古い波
形と新しい波形とが混在して表示されることがな
く、常にトリガ前の所定時間範囲内の信号波形の
みを見ることができる。

なお、本発明は、上記の実施例に限らず、特許
請求の範囲に記載した発明の要旨を逸脱しない範
囲内において種々の変形・変更をすることができ
る。例えば、バイアス・ラツチ回路の記憶内容に
１を加えることは、場合によつては１を加えるこ
とを省略してもよい。この場合、読出しカウンタ
は0001から計数を開始する。また、本発明は、ト
ランジエント・デジタイザのほかロジツク・アナ
ライザにも適用することができる。更に、アン
ド・ゲート２４を遅延カウンタ２５の後段に設け
てもよい。

【図面の簡単な説明】

第１図は従来及び本発明の記憶装置の動作説明
図、第２図は本発明の実施例を示すブロツク図、
第３図は本発明に用いるアドレス制御回路を示す
詳細ブロツク図、第４図は表示波形例を示す図で
ある。１…入力回路、３のRAM…記憶回路、８…ア
ドレス制御回路、９，２２，２３，２４…禁止回
路。

Claims

【特許請求の範囲】

１第１制御信号により記憶回路に入力信号を順
次記憶する動作を開始し、第２制御信号により上
記記憶動作を停止して、上記第２制御信号発生前
の上記入力信号を上記記憶回路に記憶する記憶装
置において、上記記憶回路のアドレスを順次指定
するアドレス制御回路と、上記第１制御信号発生
後上記アドレス制御回路が上記記憶回路の全アド
レスを指定するまで上記第２制御信号を禁止する
禁止回路とを具えたことを特徴とする記憶装置。